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参数资料
| 型号： | EVAL-ADUC7024QSZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 14/104页 |
| 文件大小： | 0K |
| 描述： | KIT DEV QUICK START ADUC7024 |
| 产品培训模块： | ARM7 Applications & Tools Intro to ARM7 Core & Microconverters |
| 设计资源： | ADUC7024 Dev System Schematic/Brd Outline 7024 Gerber Files |
| 标准包装： | 1 |
| 系列： | QuickStart™ 套件 |
| 类型： | MCU |
| 适用于相关产品： | ADuC7024 |
| 所含物品： | 评估板、电源、缆线、软件和说明文档 |
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Data Sheet
ADuC7019/20/21/22/24/25/26/27/28/29
Rev. F | Page 17 of 104
Table 7. SPI Master Mode Timing (Phase Mode = 0)
Parameter
Description
Min
Typ
Max
Unit
tSL
SCLK low pulse width1
(SPIDIV + 1) × tHCLK
ns
tSH
SCLK high pulse width1
(SPIDIV + 1) × tHCLK
ns
tDAV
Data output valid after SCLK edge
25
ns
tDOSU
Data output setup before SCLK edge
75
ns
tDSU
Data input setup time before SCLK edge2
1 × tUCLK
ns
tDHD
Data input hold time after SCLK edge2
2 × tUCLK
ns
tDF
Data output fall time
5
12.5
ns
tDR
Data output rise time
5
12.5
ns
tSR
SCLK rise time
5
12.5
ns
tSF
SCLK fall time
5
12.5
ns
2 tUCLK = 23.9 ns. It corresponds to the 41.78 MHz internal clock from the PLL before the clock divider; see Figure 67.
0
4955
-0
56
SCLK
(POLARITY = 0)
SCLK
(POLARITY = 1)
tSH
tSL
tSR
tSF
MOSI
MSB
BITS 6 TO 1
LSB
MISO
MSB IN
BITS 6 TO 1
LSB IN
tDR
tDF
tDAV
tDOSU
tDSU
tDHD
Figure 16. SPI Master Mode Timing (Phase Mode = 0)
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