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参数资料
| 型号： | EVAL-ADUC7128QSPZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 2/92页 |
| 文件大小： | 0K |
| 描述： | KIT DEV FOR ADUC7128 |
| 产品培训模块： | ARM7 Applications & Tools Intro to ARM7 Core & Microconverters |
| 设计资源： | ADUC7128 Dev System Schematic ADUC7128 Gerber Files |
| 标准包装： | 1 |
| 系列： | QuickStart™ PLUS 套件 |
| 类型： | MCU |
| 适用于相关产品： | ADuC7128 |
| 所含物品： | 评估板、电源、缆线、软件、仿真器和说明文档 |
| 产品目录页面： | 739 (CN2011-ZH PDF) |
| 相关产品： | ADUC7128BSTZ126-RLDKR-ND - IC DAS MCU ARM7 ADC/DDS 64-LQFP ADUC7128BCPZ126-RLDKR-ND - IC DAS MCU ARM7 ADC/DDS 64-LFCSP ADUC7128BSTZ126-RLCT-ND - IC DAS MCU ARM7 ADC/DDS 64-LQFP ADUC7128BCPZ126-RLCT-ND - IC DAS MCU ARM7 ADC/DDS 64-LFCSP ADUC7128BSTZ126-RLTR-ND - IC DAS MCU ARM7 ADC/DDS 64-LQFP ADUC7128BCPZ126-RLTR-ND - IC DAS MCU ARM7 ADC/DDS 64-LFCSP ADUC7128BSTZ126-ND - IC DAS MCU ARM7 ADC/DDS 64-LQFP ADUC7128BCPZ126-ND - IC DAS MCU ARM7 ADC/DDS 64-LFCSP |
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ADuC7128/ADuC7129
Rev. 0 | Page 10 of 92
I2C Timing Specifications
Table 4. I
P
2
P
C Timing in Fast Mode (400 kHz)
Parameter
Description
Slave Min
Slave Max
Master Typ
Unit
tL
200
1360
ns
tH
SCLOCK high pulse width1
100
1140
ns
tSHD
Start condition hold time
300
251,350
ns
tDSU
Data setup time
100
740
ns
tDHD
Data hold time
0
400
ns
tRSU
Setup time for repeated start
100
12.51350
ns
tPSU
Stop condition setup time
100
400
ns
tBUF
Bus-free time between a stop condition and a start condition
1.3
μs
tR
Rise time for both SCLOCK and SDATA
100
300
200
ns
tF
Fall time for both SCLOCK and SDATA
60
300
20
ns
tSUP
Pulse width of spike suppressed
50
ns
1 tHCLK depends on the clock divider or CD bits in the PLLCON MMR, tHCLK = tUCLK/2CD.
SDATA (I/O)
tBUF
MSB
LSB
ACK
MSB
1
9
8
2–7
1
SCLOCK (I)
PS
STOP
CONDITION
START
CONDITION
S(R)
REPEATED
START
tSUP
tR
tF
tR
tH
tL
tSUP
tDSU
tDHD
tRSU
tDHD
tDSU
tSHD
tPSU
0
60
20
-0
03
Figure 5. I
P
2
P
C-Compatible Interface Timing
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PDF描述 |
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参数描述 |
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