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参数资料
| 型号： | EVAL-ADUC832QSZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 4/92页 |
| 文件大小： | 0K |
| 描述： | KIT DEV FOR ADUC832 QUICK START |
| 产品培训模块： | Process Control |
| 标准包装： | 1 |
| 系列： | QuickStart™ 套件 |
| 类型： | MCU |
| 适用于相关产品： | ADuC832 |
| 所含物品： | 评估板，线缆，电源，软件和文档 |
| 其它名称： | EVAL-ADUC832QS EVAL-ADUC832QS-ND |
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ADuC832
Data Sheet
Rev. B | Page 12 of 92
Table 4. External Data Memory Read Cycle
16.78 MHz Core_CLK
Variable Clock
Parameter1
Description
Min
Max
Min
Max
Unit
tRLRH
RD pulse width
257
6tCK 100
ns
tAVLL
Address valid before ALE low
19
tCK 40
ns
tLLAX
Address hold after ALE low
24
tCK 35
ns
tRLDV
RD low to valid data in
133
5tCK 165
ns
tRHDX
Data and address hold after RD
0
ns
tRHDZ
Data float after RD
49
2tCK 70
ns
tLLDV
ALE low to valid data in
326
8tCK 150
ns
tAVDV
Address to valid data in
371
9tCK 165
ns
tLLWL
ALE low to RD low
128
228
3tCK 50
3tCK +50
ns
tAVWL
Address valid to RD low
108
4tCK 130
ns
tRLAZ
RD low to address float
0
ns
tWHLH
RD high to ALE high
19
257
tCK 40
6tCK 100
ns
1 See Figure 6.
MCLK
ALE (O)
PORT 0 (I/O)
PORT 2 (O)
tWHLH
tLLDV
tLLWL
tRLRH
tAVWL
tLLAX
tAVLL
tRLAZ
tRHDX
tRHDZ
tAVDV
D0 TO D7 (IN)
A0 TO A7 (OUT)
A8 TO A15
A16 TO A23
tRLDV
PSEN (O)
RD (O)
02
98
7-
08
9
Figure 6. External Data Memory Read Cycle
相关PDF资料 |
PDF描述 |
|---|---|
| HBM15DRXS | CONN EDGECARD 30POS DIP .156 SLD |
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| HSM08DRKI | CONN EDGECARD 16POS DIP .156 SLD |
| 0210490857 | CABLE JUMPER 1.25MM .051M 17POS |
| EVAL-ADUC831QSZ | KIT DEV FOR ADUC831 QUICK START |
相关代理商/技术参数 |
参数描述 |
|---|---|
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