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参数资料
| 型号： | EVAL-ADUC832QSZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 8/92页 |
| 文件大小： | 0K |
| 描述： | KIT DEV FOR ADUC832 QUICK START |
| 产品培训模块： | Process Control |
| 标准包装： | 1 |
| 系列： | QuickStart™ 套件 |
| 类型： | MCU |
| 适用于相关产品： | ADuC832 |
| 所含物品： | 评估板，线缆，电源，软件和文档 |
| 其它名称： | EVAL-ADUC832QS EVAL-ADUC832QS-ND |
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ADuC832
Data Sheet
Rev. B | Page 16 of 92
Table 8. SPI Master Mode Timing (CPHA = 1)
Parameter1
Description
Min
Typ
Max
Unit
tSL
SCLOCK low pulse width2
476
ns
tSH
SCLOCK high pulse width2
476
ns
tDAV
Data output valid after SCLOCK edge
50
ns
tDSU
Data input setup time before SCLOCK edge
100
ns
tDHD
Data input hold time after SCLOCK edge
100
ns
tDF
Data output fall time
10
25
ns
tDR
Data output rise time
10
25
ns
tSR
SCLOCK rise time
10
25
ns
tSF
SCLOCK fall time
10
25
ns
1 See Figure 10.
2 Characterized under the following conditions:
a. Core clock divider bits (CD2, CD1, and CD0 bits in PLLCON SFR) set to 0, 1, and 1, respectively, that is, core clock frequency = 2.09 MHz
b. SPI bit rate selection bits (SPR1 and SPR0 bits in SPICON SFR) set to 0 and 0, respectively.
MOSI (O)
SCLOCK (O)
(CPOL = 1)
SCLOCK (O)
(CPOL = 0)
tSH
tSL
tSR
tSF
BIT 6 TO 1
LSB IN
tDR
MISO (I)
tDAV
tDF
tDSU
MSB
BIT 6 TO 1
LSB
tDHD
MSB IN
0
29
87
-0
93
Figure 10. SPI Master Mode Timing (CPHA = 1)
相关PDF资料 |
PDF描述 |
|---|---|
| HBM15DRXS | CONN EDGECARD 30POS DIP .156 SLD |
| PCX1H270MCL1GS | CAP ALUM 27UF 50V 20% SMD |
| HSM08DRKI | CONN EDGECARD 16POS DIP .156 SLD |
| 0210490857 | CABLE JUMPER 1.25MM .051M 17POS |
| EVAL-ADUC831QSZ | KIT DEV FOR ADUC831 QUICK START |
相关代理商/技术参数 |
参数描述 |
|---|---|
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