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参数资料
| 型号： | F350-COMPASS-RD |
| 厂商： | Silicon Laboratories Inc |
| 文件页数： | 214/234页 |
| 文件大小： | 0K |
| 描述： | KIT REFERENCE DESIGN DGTL COMPSS |
| 标准包装： | 1 |
| 系列： | DSiT™ |
| 传感器类型： | 磁性，数字式罗盘 |
| 接口： | USB |
| 嵌入式： | 是，MCU，8 位 |
| 已供物品： | 板，电池，线缆，CD |
| 已用 IC / 零件： | C8051F350 |
| 相关产品： | C8051F350-GQR-ND - IC 8051 MCU 8K FLASH 32LQFP 336-1270-ND - IC 8051 MCU 8K FLASH 32LQFP |
| 其它名称： | 336-1165 |
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C8051F350/1/2/3
80
Rev. 1.1
Figure 9.2. Comparator Hysteresis Plot
The Comparator hysteresis is software-programmable via its Comparator Control register CPT0CN. The
user can program both the amount of hysteresis voltage (referred to the input voltage) and the positive and
negative-going symmetry of this hysteresis around the threshold voltage.
The Comparator hysteresis is programmed using Bits3–0 in the Comparator Control Register CPT0CN
(shown in SFR Definition 9.1). The amount of negative hysteresis voltage is determined by the settings of
the CP0HYN bits. As shown in Figure 9.2, settings of 20, 10 or 5 mV of negative hysteresis can be pro-
grammed, or negative hysteresis can be disabled. In a similar way, the amount of positive hysteresis is
determined by the setting the CP0HYP bits.
Comparator interrupts can be generated on both rising-edge and falling-edge output transitions. (For Inter-
rupt enable and priority control, see Section “12. Interrupt Handler’ on page 105). The CP0FIF flag is set to
logic 1 upon a Comparator falling-edge occurrence, and the CP0RIF flag is set to logic 1 upon the Com-
parator rising-edge occurrence. Once set, these bits remain set until cleared by software. The Comparator
rising-edge interrupt mask is enabled by setting CP0RIE to a logic 1. The Comparator0 falling-edge inter-
rupt mask is enabled by setting CP0FIE to a logic 1.
The output state of the Comparator can be obtained at any time by reading the CP0OUT bit. The Compar-
ator is enabled by setting the CP0EN bit to logic 1, and is disabled by clearing this bit to logic 0.
Note that false rising edges and falling edges can be detected when the comparator is first powered on or
if changes are made to the hysteresis or response time control bits. Therefore, it is recommended that the
rising-edge and falling-edge flags be explicitly cleared to logic 0 a short time after the comparator is
enabled or its mode bits have been changed. This Power Up Time is specified in Table 9.1 on page 85.
Positive Hysteresis Voltage
(Programmed with CP0HYP Bits)
Negative Hysteresis Voltage
(Programmed by CP0HYN Bits)
VIN-
VIN+
INPUTS
CIRCUIT CONFIGURATION
+
_
CP0+
CP0-
CP0
VIN+
VIN-
OUT
VOH
Positive Hysteresis
Disabled
Maximum
Positive Hysteresis
Negative Hysteresis
Disabled
Maximum
Negative Hysteresis
OUTPUT
VOL
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参数描述 |
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