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参数资料
| 型号： | F350-COMPASS-RD |
| 厂商： | Silicon Laboratories Inc |
| 文件页数： | 43/234页 |
| 文件大小： | 0K |
| 描述： | KIT REFERENCE DESIGN DGTL COMPSS |
| 标准包装： | 1 |
| 系列： | DSiT™ |
| 传感器类型： | 磁性，数字式罗盘 |
| 接口： | USB |
| 嵌入式： | 是，MCU，8 位 |
| 已供物品： | 板，电池，线缆，CD |
| 已用 IC / 零件： | C8051F350 |
| 相关产品： | C8051F350-GQR-ND - IC 8051 MCU 8K FLASH 32LQFP 336-1270-ND - IC 8051 MCU 8K FLASH 32LQFP |
| 其它名称： | 336-1165 |
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Rev. 1.1
137
C8051F350/1/2/3
18. Port Input/Output
Digital and analog resources are available through 17 I/O pins. Port pins are organized as two byte-wide
Ports and one 1-bit Port. Each of the Port pins can be defined as general-purpose I/O (GPIO) or analog
input/output; Port pins P0.0 - P1.7 can be assigned to one of the internal digital resources as shown in
Figure 18.3. The designer has complete control over which functions are assigned, limited only by the
number of physical I/O pins. This resource assignment flexibility is achieved through the use of a Priority
Crossbar Decoder. Note that the state of a Port I/O pin can always be read in the corresponding Port latch,
regardless of the Crossbar settings.
The Crossbar assigns the selected internal digital resources to the I/O pins based on the Priority Decoder
Definition 18.2, are used to select internal digital functions.
All Port I/Os are 5 V tolerant (refer to Figure 18.2 for the Port cell circuit). The Port I/O cells are configured
as either push-pull or open-drain in the Port Output Mode registers (PnMDOUT, where n = 0,1,2). Com-
plete Electrical Specifications for Port I/O are given in Table 18.1 on page 150.
Figure 18.1. Port I/O Functional Block Diagram
XBR0, XBR1,
PnSKIP Registers
Digital
Crossbar
Priority
Decoder
2
P0
I/O
Cells
P0.0
P0.7
8
PnMDOUT,
PnMDIN Registers
UART
(Inter
nal
Di
gi
tal
Si
gnal
s
)
Highest
Priority
Lowest
Priority
SYSCLK
2
SMBus
T0, T1
2
4
PCA
4
SPI
CP0
Outputs
2
P1
I/O
Cells
P1.0
P1.7
8
(P
or
tL
a
tc
h
es
)
P0
(P0.0-P0.7)
(P1.0-P1.7)
8
P1
P2
(P2.0)
P2
I/O
Cell
P2.0
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PDF描述 |
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参数描述 |
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