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参数资料
| 型号： | GS4576S09L-25 |
| 厂商： | GSI TECHNOLOGY |
| 元件分类： | DRAM |
| 英文描述： | DDR DRAM, PBGA144 |
| 封装： | UBGA-144 |
| 文件页数： | 11/64页 |
| 文件大小： | 2691K |
| 代理商： | GS4576S09L-25 |
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Preliminary
GS4576S09/18L
Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
Rev: 1.01 4/2011
19/64
2011, GSI Technology
Configuration Tables
The relationship between cycle time and read/write latency is selected by the user. The configuration table below lists valid
configurations available via Mode Register bits M0, M1, and M2 and the clock frequencies supported for each setting. Write
Latency is equal to the Read Latency plus one in each configuration to reduce bus conflicts
.
Cycle Time and Read/Write Latency Configuration Table
Parameter
Configuration
Units
13
2
3
43, 4
5
tRC
4
6
8
3
5
tCK
tRL
4
6
8
3
5
tCK
tWL
5
7
9
4
6
tCK
Valid Frequency Range
266–175
400–175
533–175
200–175
333–175
MHz
Notes:
1. tRC < 20 ns in any configuration is only available with –18 and –24 speed grades.
2. Minimum operating frequency for -18 is 370 MHz.
3. BL= 8 is not available.
4. The minimum tRC is typically 3 cycles, except in the case of a Write followed by a Read to the same bank. In this instance the minimum
tRC is 4 cycles.
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PDF描述 |
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参数描述 |
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