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参数资料
| 型号： | HD6433066F |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, MROM, MICROCONTROLLER, PQFP100 |
| 封装： | QFP-100 |
| 文件页数： | 102/751页 |
| 文件大小： | 5077K |
| 代理商： | HD6433066F |
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Section 6 Bus Controller
Rev. 4.00 Jan 26, 2006 page 168 of 938
REJ09B0276-0400
6.5.5
Pins Used for DRAM Interface
Table 6.7 shows the pins used for DRAM interfacing and their functions.
Table 6.7
DRAM Interface Pins
Pin
With DRAM
Designated Name
I/O
Function
PB4
UCAS
Upper column
address strobe
Output
Upper column address strobe for DRAM
space access (when CSEL = 0 in DRCRB)
PB5
LCAS
Lower column
address strobe
Output
Lower column address strobe for DRAM
space access (when CSEL = 0 in DRCRB)
HWR
UCAS
Upper column
address strobe
Output
Upper column address strobe for DRAM
space access (when CSEL = 1 in DRCRB)
LWR
LCAS
Lower column
address strobe
Output
Lower column address strobe for DRAM
space access (when CSEL = 1 in DRCRB)
CS
2
RAS
2
Row address
strobe 2
Output
Row address strobe for DRAM space
access
CS
3
RAS
3
Row address
strobe 3
Output
Row address strobe for DRAM space
access
CS
4
RAS
4
Row address
strobe 4
Output
Row address strobe for DRAM space
access
CS
5
RAS
5
Row address
strobe 5
Output
Row address strobe for DRAM space
access
RD
WE
Write enable
Output
Write enable for DRAM space write
access*
P80
RFSH
Refresh
Output
Goes low in refresh cycle
A
12 to A0
A
12 to A0
Address
Output
Row address/column address multiplexed
output
D
15 to D0
D
15 to D0
Data
I/O
Data input/output pins
Note: * Fixed high in a read access.
6.5.6
Basic Timing
Figure 6.18 shows the basic access timing for DRAM space. The basic DRAM access timing is
four states: one precharge cycle (T
p) state, one row address output cycle (Tr) state, and two column
address output cycle (T
c1, Tc2) states. Unlike the basic bus interface, the corresponding bits in
ASTCR control only enabling or disabling of wait insertion between T
c1 and Tc2, and do not affect
the number of access states. When the corresponding bit in ASTCR is cleared to 0, wait states
cannot be inserted between T
c1 and Tc2 in the DRAM access cycle.
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