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参数资料
| 型号： | HW-V5-ML561-UNI-G-J |
| 厂商： | Xilinx Inc |
| 文件页数： | 47/91页 |
| 文件大小： | 0K |
| 描述： | EVALUATION PLATFORM VIRTEX-5 |
| 产品变化通告： | Development Systems Discontinuation 16/Jan/2012 |
| 标准包装： | 1 |
| 系列： | Virtex®-5 LXT |
| 类型： | FPGA |
| 适用于相关产品： | XC5VLX50T-FFG1136 |
| 所含物品： | 评估平台，线缆，CD，小型闪存卡，DDR2 DIMM，- 不包括电源 - |
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Virtex-5 FPGA Data Sheet: DC and Switching Characteristics
DS202 (v5.3) May 5, 2010
Product Specification
51
Configuration Switching Characteristics
Table 70: Configuration Switching Characteristics
Symbol
Description
Speed Grade
Units
-3
-2
-1
Power-up Timing Characteristics
TPL
Program Latency
3
ms, Max
TPOR
Power-on-Reset
10
50
10
50
10
50
ms, Min/Max
TICCK
CCLK (output) delay
400
ns, Min
TPROGRAM
Program Pulse Width
250
ns, Min
Master/Slave Serial Mode Programming Switching(1)
TDCCK/TCCKD
DIN Setup/Hold, slave mode
4.0
0.0
4.0
0.0
4.0
0.0
ns, Min
TDSCCK/TSCCKD
DIN Setup/Hold, master mode
4.0
0.0
4.0
0.0
4.0
0.0
ns, Min
TCCO
DOUT
7.5
ns, Max
FMCCK
Maximum Frequency, master mode with
respect to nominal CCLK.
100
MHz,
Max
FMCCKTOL
Frequency Tolerance, master mode with
respect to nominal CCLK.
±50
%
FMSCCK
Slave mode external CCLK
100
MHz
SelectMAP Mode Programming Switching(1)
TSMDCCK/TSMCCKD
SelectMAP Data Setup/Hold
3.0
0.5
3.0
0.5
3.0
0.5
ns, Min
TSMCSCCK/TSMCCKCS
CS_B Setup/Hold
3.0
0.5
3.0
0.5
3.0
0.5
ns, Min
TSMCCKW/TSMWCCK
RDWR_B Setup/Hold
8.0
0.5
8.0
0.5
8.0
0.5
ns, Min
TSMCKCSO
CSO_B clock to out
(330
Ω pull-up resistor required)
10
ns, Min
TSMCO
CCLK to DATA out in readback
9.0
ns, Max
TSMCKBY
CCLK to BUSY out in readback
7.5
ns, Max
FSMCCK
Maximum Frequency with respect to nominal
CCLK.
100
MHz, Max
FRBCCK
Maximum Readback Frequency with respect
to nominal CCLK
60
MHz, Max
FMCCKTOL
Frequency Tolerance with respect to nominal
CCLK.
±50
%
Boundary-Scan Port Timing Specifications
TTAPTCK
TMS and TDI Setup time before TCK
1.0
ns, Min
TTCKTAP
TMS and TDI Hold time after TCK
2.0
ns, Min
TTCKTDO
TCK falling edge to TDO output valid
6
ns, Max
FTCK
Maximum configuration TCK clock frequency
66
MHz, Max
FTCKB
Maximum boundary-scan TCK clock
frequency
66
MHz, Max
相关PDF资料 |
PDF描述 |
|---|---|
| HW-V5-ML550-UNI-G-J | EVALUATION PLATFORM VIRTEX-5 |
| HW-V5-ML525-UNI-G-J | EVAL PLATFORM ROCKET IO VIRTEX-5 |
| STD21W-F | WIRE & CABLE MARKERS |
| XE8000EV120 | BOARD EVAL FOR SX8722I070TRLF |
| AD923011-200EBZ | BOARD EVAL FOR AD9230 200MSPS |
相关代理商/技术参数 |
参数描述 |
|---|---|
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