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参数资料
| 型号： | IBM25PPC405GPR3DB266Z |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 266 MHz, RISC PROCESSOR, PBGA456 |
| 封装： | 27 X 27 MM, ENHANCED, PLASTIC, BGA-456 |
| 文件页数： | 43/58页 |
| 文件大小： | 1264K |
| 代理商： | IBM25PPC405GPR3DB266Z |
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Preliminary
PowerPC 405GPr Embedded Processor Data Sheet
Page 48 of 58
3/14/03
Internal Peripheral Interface
IICSCL
na
15.3
10.2
IICSDA
na
15.3
10.2
UART0_CTS
na
10.3
7.1
UART0_DCD
na
10.3
7.1
UART0_DSR
na
10.3
7.1
UART0_DTR
10.3
7.1
UART0_RI
na
10.3
7.1
UART0_RTS
na
10.3
7.1
UART0_Rx
na
10.3
7.1
UART0_Tx
na
10.3
7.1
UART1_RTS/
UART1_DTR
na
10.3
7.1
UART1_DSR/
UART1_CTS
nana
na
UART1_Rx
na
UART1_Tx
na
10.3
7.1
UARTSerClk
na
Interrupts Interface
IRQ0:6[GPIO17:23]
10.3
7.1
JTAG Interface
TCK
na
async
TDI
na
async
TDO
10.3
7.1
async
TMS
na
async
TRST
na
async
System Interface
GPIO1
GPIO2
GPIO3
GPIO4
GPIO5
GPIO6
GPIO7
GPIO8
GPIO9
GPIO24
10.3
7.1
Halt
dc
na
async
SysClk
nana
SysErr
na
10.3
7.1
async
SysReset
10
1
10.3
7.1
async
TestEn
dc
na
async
TmrClk
dc
na
async
I/O Specifications—Group 1 (Part 2 of 3)
Notes:
1. PCI timings are for operation up to 66.66MHz. PCI output hold time requirement is 1ns for 66.66MHz and 2ns for
33.33MHz. In synchronous mode, timing is relative to SysClk. In asynchronous mode, timing is relative to PCIClk.
2. Ethernet interface meets timing requirements as defined by IEEE 802.3 standard.
3. For PCI, I/O H is specified at 0.9OVDD and I/O L is specified at 0.1OVDD. For all other interfaces, I/O H is specified at
2.4 V and I/O L is specified at 0.4 V.
Signal
Input (ns)
Output (ns)
Output Current (mA)
Clock
Notes
Setup Time
(TIS min)
Hold Time
(TIH min)
Valid Delay
(TOV max)
Hold Time
(TOH min)
I/O H
(min)
I/O L
(min)
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PDF描述 |
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参数描述 |
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