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参数资料
| 型号： | ICS95V860YHLF-T |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 时钟及定时 |
| 英文描述： | PLL BASED CLOCK DRIVER, 13 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PBGA72 |
| 封装： | LEAD FREE, BGA-72 |
| 文件页数： | 7/10页 |
| 文件大小： | 84K |
| 代理商： | ICS95V860YHLF-T |
6
ICS95V860
0675D—01/07/04
Notes:
1.
Refers to transition on noninverting output in PLL bypass mode.
2.
While the pulse skew is almost constant over frequency, the duty cycle error
increases at higher frequencies.This is due to the formula: duty cycle=twH/tc, where
the cycle (tc) decreases as the frequency goes up.
Timing Requirements
TA = 0 - 85°C; Supply Voltage AVDD, VDD = 2.5 V +/- 0.2V (unless otherwise stated)
PARAMETER
SYMBOL
CONDITIONS
MIN
MAX
UNITS
Input clock frequency
freqop
100
225
MHz
Input clock duty cycle
dtin
40
60
%
CLK stabilization
TSTAB
10
s
Switching Characteristics
TA = 0 - 85°C; Supply Voltage AVDD, VDD = 2.5 V +/- 0.2V (unless otherwise stated)
PARAMETER
SYMBOL
CONDITION
MIN
TYP
MAX
UNITS
Low-to high level
propagation delay time
tPLH
1
CLK_IN to any output
5.5
ns
High-to low level propagation
delay time
tPLL
1
CLK_IN to any output
5.5
ns
Output enable time
tEN
PD# to any output
5
ns
Output disable time
tdis
PD# to any output
5
ns
Period jitter
Tjit (per)
-75
75
ps
Half-period jitter
t(jit_hper)
-70
70
ps
Input clock slew rate
tsl(i)
14
V/ns
Output clock slew rate
tsl(o)
12.5
V/ns
Cycle to Cycle Jitter
1
Tcyc-Tcyc
-75
75
ps
Static phase offset
tspo
-75
0
75
ps
Output to Output Skew
Tskew
70
ps
Duty cycle
DC
2
49
51
%
相关PDF资料 |
PDF描述 |
|---|---|
| ICS95V860YH-T | PLL BASED CLOCK DRIVER, 13 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PBGA72 |
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| ICSSSTV16857YG-T | SSTV SERIES, POSITIVE EDGE TRIGGERED D FLIP-FLOP, TRUE OUTPUT, PDSO48 |
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相关代理商/技术参数 |
参数描述 |
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