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参数资料
| 型号： | IDT7024S20J |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 16/22页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 64KBIT 20NS 84PLCC |
| 标准包装： | 15 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，异步 |
| 存储容量： | 64K（4K x 16） |
| 速度： | 20ns |
| 接口： | 并联 |
| 电源电压： | 4.5 V ~ 5.5 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 84-LCC（J 形引线） |
| 供应商设备封装： | 84-PLCC（29.21x29.21） |
| 包装： | 管件 |
| 其它名称： | 7024S20J |
IDT7024S/L
High-Speed 4K x 16 Dual-Port Static RAM
Waveform of Interrupt Timing (1)
t WC
Military, Industrial and Commercial Temperature Ranges
ADDR "A"
INTERRUPT SET ADDRESS
(2)
t AS (3)
t WR
(4)
CE "A"
R/ W "A"
t INS (3)
INT "B"
2740 drw 17
t RC
ADDR "B"
t AS
(3)
INTERRUPT CLEAR ADDRESS
(2)
CE "B"
OE "B"
t INR(3)
INT "B"
2740 drw 18
NOTES:
1. All timing is the same for left and right ports. Port “A” may be either the left or right port. Port “B” is the port opposite from “A”.
2. See Interrupt Truth Table III.
3. Timing depends on which enable signal ( CE or R/ W ) is asserted last.
4. Timing depends on which enable signal ( CE or R/ W ) is de-asserted first.
Truth Table III — Interrupt Flag (1,4)
Left Port
Right Port
L
H
L
H
R/ W L
L
X
X
X
CE L
L
X
X
L
OE L
X
X
X
L
A 11L -A 0L
FFF
X
X
FFE
INT L
X
X
(3)
(2)
R/ W R
X
X
L
X
CE R
X
L
L
X
OE R
X
L
X
X
A 11R -A 0R
X
FFF
FFE
X
INT R
(2)
(3)
X
X
Function
Set Right INT R Flag
Reset Right INT R Flag
Set Left INT L Flag
Reset Left INT L Flag
2740 tbl 16
NOTES:
1. Assumes BUSY L = BUSY R = V IH .
2. If BUSY L = V IL , then no change.
3. If BUSY R = V IL , then no change.
4. INT R and INT L must be initialized at power-up.
16
6.42
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PDF描述 |
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