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参数资料
| 型号： | IDT70T633S10BC8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 5/27页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 9MBIT 10NS 256BGA |
| 标准包装： | 1,000 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，异步 |
| 存储容量： | 9M（512K x 18） |
| 速度： | 10ns |
| 接口： | 并联 |
| 电源电压： | 2.4 V ~ 2.6 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 256-LBGA |
| 供应商设备封装： | 256-CABGA（17x17） |
| 包装： | 带卷 (TR) |
| 其它名称： | 70T633S10BC8 |
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IDT70T633/1S
High-Speed 2.5V 512/256K x 18 Asynchronous Dual-Port Static RAM
Pin Names
Industrial and Commercial Temperature Ranges
A 0L - A 18L
A 0R - A 18R
Left Port
CE 0L , CE 1L
R/ W L
OE L
(1)
I/O 0L - I/O 17L
SEM L
INT L
BUSY L
UB L
LB L
Right Port
CE 0R , CE 1R
R/ W R
OE R
(1)
I/O 0R - I/O 17R
SEM R
INT R
BUSY R
UB R
LB R
Names
Chip Enables (Input)
Read/Write Enable (Input)
Output Enable (Input)
Address (Input)
Data Input/Output
Semaphore Enable (Input)
Interrupt Flag (Output)
Busy Flag (Output)
Upper Byte Select (Input)
Lower Byte Select (Input)
V DDQL
OPT L
ZZ L
M/ S
V DD
V SS
TDI
TDO
TCK
TMS
TRST
V DDQR
OPT R
ZZ R
Power (I/O Bus) (3.3V or 2.5V) (2) (Input)
Option for selecting V DDQX (2,3) (Input)
Sleep Mode Pin (4) (Input)
Master or Slave Select (Input) (5)
Power (2.5V) (2) (Input)
Ground (0V) (Input)
Test Data Input
Test Data Output
Test Logic Clock (10MHz) (Input)
Test Mode Select (Input)
Reset (Initialize TAP Controller) (Input)
NOTES:
1. Address A 18 x is a NC for IDT70T631.
2. V DD , OPT X , and V DDQX must be set to appropriate operating levels prior to
applying inputs on I/O X .
3. OPT X selects the operating voltage levels for the I/Os and controls on that port.
If OPT X is set to V DD (2.5V), then that port's I/Os and controls will operate at 3.3V
levels and V DDQX must be supplied at 3.3V. If OPT X is set to V SS (0V), then that
port's I/Os and controls will operate at 2.5V levels and V DDQX must be supplied
at 2.5V. The OPT pins are independent of one another—both ports can operate
at 3.3V levels, both can operate at 2.5V levels, or either can operate at 3.3V
with the other at 2.5V.
4. The sleep mode pin shuts off all dynamic inputs, except JTAG inputs, when
asserted. OPTx, INT x, M/ S and the sleep mode pins themselves (ZZx) are
not affected during sleep mode. It is recommended that boundry scan not be
operated during sleep mode.
5. BUSY is an input as a Slave (M/ S =V IL ) and an output when it is a Master
(M/ S =V IH ).
5670 tbl 01
5
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