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参数资料
| 型号： | IDT70V25L25PFGI |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 11/25页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 128KBIT 25NS 100TQFP |
| 标准包装： | 45 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，异步 |
| 存储容量： | 128K（8K x 16） |
| 速度： | 25ns |
| 接口： | 并联 |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 100-LQFP |
| 供应商设备封装： | 100-TQFP（14x14） |
| 包装： | 托盘 |
| 产品目录页面： | 1254 (CN2011-ZH PDF) |
| 其它名称： | 70V25L25PFGI 800-1389 |
IDT70V35/34S/L (IDT70V25/24S/L)
High-Speed 3.3V 8/4K x 18 (8/4K x 16) Dual-Port Static RAM
Industrial and Commercial Temperature Ranges
AC Electrical Characteristics Over the Operating
Temperature and Supply Voltage Range for 70V25/24 (4)
70V25/24X15
Com'l Only
70V25/24X20
Com'l
& Ind
70V25/24X25
Com'l
& Ind
Symbol
Parameter
Min.
Max.
Min.
Max.
Min.
Max.
Unit
READ CYCLE
t RC
t AA
t ACE
t ABE
t AOE
t OH
t LZ
t HZ
t PU
t PD
t SOP
t SAA
Read Cycle Time
Address Access Time
Chip Enable Access Time (3)
Byte Enable Access Time (3)
Output Enable Access Time (3)
Output Hold from Address Change
Output Low-Z Time (1,2)
Output High-Z Time (1,2)
Chip Enable to Power Up Time (1,2)
Chip Disable to Power Down Time (1,2)
Semaphore Flag Update Pulse ( OE or SEM )
Semaphore Address Access (3)
15
____
____
____
____
3
3
____
0
____
10
____
____
15
15
15
10
____
____
10
____
15
____
15
20
____
____
____
____
3
3
____
0
____
10
____
____
20
20
20
12
____
____
12
____
20
____
20
25
____
____
____
____
3
3
____
0
____
10
____
____
25
25
25
13
____
____
15
____
25
____
25
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
5624 tbl 11a
70V25/24X35
Com'l Only
70V25/24X55
Com'l Only
Symbol
Parameter
Min.
Max.
Min.
Max.
Unit
READ CYCLE
t RC
t AA
t ACE
t ABE
t AOE
t OH
Read Cycle Time
Address Access Time
Chip Enable Access Time (3)
Byte Enable Access Time (3)
Output Enable Access Time (3)
Output Hold from Address Change
35
____
____
____
____
3
____
35
35
35
20
____
55
____
____
____
____
3
____
55
55
55
30
____
ns
ns
ns
ns
ns
ns
t LZ
Output Low-Z Time
(1,2)
3
____
3
____
ns
t HZ
Output High-Z Time
(1,2)
____
15
____
25
ns
t PU
Chip Enable to Power Up Time
(1,2)
0
____
0
____
ns
t PD
Chip Disable to Power Down Time
(1,2)
____
35
____
50
ns
t SOP
Semaphore Flag Update Pulse ( OE or SEM )
15
____
15
____
ns
t SAA
Semaphore Address Access
(3)
____
35
____
55
ns
5624 tbl 11b
NOTES:
1. Transition is measured 0mV from Low or High-impedance voltage with Output Test Load (Figure 2).
2. This parameter is guaranteed by device characterization, but is not production tested.
3. To access RAM, CE = V IL , UB or LB = V IL , and SEM = V IH . To access semaphore, CE = V IH or UB & LB = V IH , and SEM = V IL .
4. 'X' in part number indicates power rating (S or L).
11
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