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参数资料
| 型号： | IDT70V25L25PFGI |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 20/25页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 128KBIT 25NS 100TQFP |
| 标准包装： | 45 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，异步 |
| 存储容量： | 128K（8K x 16） |
| 速度： | 25ns |
| 接口： | 并联 |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 100-LQFP |
| 供应商设备封装： | 100-TQFP（14x14） |
| 包装： | 托盘 |
| 产品目录页面： | 1254 (CN2011-ZH PDF) |
| 其它名称： | 70V25L25PFGI 800-1389 |
IDT70V35/34S/L (IDT70V25/24S/L)
High-Speed 3.3V 8/4K x 18 (8/4K x 16) Dual-Port Static RAM
Waveform of Interrupt Timing (1)
t WC
Industrial and Commercial Temperature Ranges
ADDR "A"
INTERRUPT SET ADDRESS
(2)
(3)
t AS
t WR
(4)
CE "A"
R/ W "A"
t INS (3)
INT "B"
5624 drw 17
t RC
ADDR "B"
CE "B"
OE "B"
t AS (3)
t INR
(3)
INTERRUPT CLEAR ADDRESS
(2)
I NT "B"
5624 drw 18
NOTES:
1. All timing is the same for left and right ports. Port “A” may be either the left or right port. Port “B” is the port opposite from “A”.
2. See Interrupt Flag Truth Table III.
3. Timing depends on which enable signal ( CE or R/ W ) is asserted last.
4. Timing depends on which enable signal ( CE or R/ W ) is de-asserted first.
20
6.42
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参数描述 |
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