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参数资料
| 型号： | IDT70V27S15PF |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 15/21页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 512KBIT 15NS 100TQFP |
| 标准包装： | 6 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，异步 |
| 存储容量： | 512K (32K x 16) |
| 速度： | 15ns |
| 接口： | 并联 |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 100-LQFP |
| 供应商设备封装： | 100-TQFP（14x14） |
| 包装： | 托盘 |
| 其它名称： | 70V27S15PF |
Waveform of BUSY Arbitration Controlled by CE Timing (M/ S = V IH )
IDT 70V27S/L
High-Speed 3.3V 32K x 16 Dual-Port Static RAM Commercial and Industrial Temperature Range
(1,3)
ADDR "A"
and "B"
CE "A"
CE "B"
t APS (2)
t BAC
ADDRESSES MATCH
t BDC
BUSY "B"
3603 drw 13
Waveform of BUSY Arbitration Cycle Controlled by Address Match
Timing (M/ S = V IH ) (1)
ADDR "A"
t APS (2)
ADDRESS "N"
ADDR "B"
t BAA
MATCHING ADDRESS "N"
t BDA
BUSY "B"
3603 drw 14
NOTES:
1. All timing is the same for left and right ports. Port “A” may be either the left or right port. Port “B” is the port opposite from port “A”.
2. If t APS is not satisfied, the busy signal will be asserted on one side or another but there is no guarantee on which side busy will be asserted.
3. Refer to Chip Enable Truth Table.
AC Electrical Characteristics Over the
Operating Temperature and Supply Voltage Range (1)
70V27X15
Com'l Only
70V27X20
Com'l & Ind
70V27X25
Com'l Only
Symbol
Parameter
Min.
Max.
Min.
Max.
Min.
Max.
Unit
INTERRUPT TIMING
t AS
t WR
t INS
t INR
Address Set-up Time
Write Recovery Time
Interrupt Set Time
Interrupt Reset Time
0
0
____
____
____
____
15
25
0
0
____
____
____
____
20
20
0
0
____
____
____
____
25
35
ns
ns
ns
ns
3603 tbl 15a
70V27X35
Com'l & Ind
70V27X55
Com'l Only
Symbol
Parameter
Min.
Max.
Min.
Max.
Unit
INTERRUPT TIMING
t AS
t WR
t INS
t INR
Address Set-up Time
Write Recovery Time
Interrupt Set Time
Interrupt Reset Time
0
0
____
____
____
____
30
35
0
0
____
____
____
____
40
45
ns
ns
ns
ns
NOTES:
1. 'X' in part numbers indicates power rating (S or L).
15
3603 tbl 15b
相关PDF资料 |
PDF描述 |
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