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参数资料
| 型号： | IDT70V3599S166BFG |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 11/23页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 4MBIT 166MHZ 208FPBGA |
| 标准包装： | 7 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，同步 |
| 存储容量： | 4.5M（128K x 36） |
| 速度： | 166MHz |
| 接口： | 并联 |
| 电源电压： | 3.15 V ~ 3.45 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 208-LFBGA |
| 供应商设备封装： | 208-CABGA（15x15） |
| 包装： | 托盘 |
| 产品目录页面： | 1254 (CN2011-ZH PDF) |
| 其它名称： | 70V3599S166BFG 800-1396 |
IDT70V3599/89S
High-Speed 3.3V 128/64K x 36 Dual-Port Synchronous Static RAM
Industrial and Commercial Temperature Ranges
AC Electrical Characteristics Over the Operating Temperature Range
(Read and Write Cycle Timing) (2,3) (V DD = 3.3V ± 150mV)
70V3599/89S166
Com'l Only
70V3599/89S133
Com'l
& Ind
Clock Cycle Time (Pipelined)
Symbol
t CYC1
t CYC2
Clock Cycle Time (Flow-Through) (1)
(1)
Parameter
Min.
20
6
Max.
____
____
Min.
25
7.5
Max.
____
____
Unit
ns
ns
t CH1
Clock High Time (Flow-Through)
(1)
6
____
7
____
ns
t CL1
Clock Low Time (Flow-Through) (1)
6
____
7
____
ns
t CH2
Clock High Time (Pipelined)
(2)
2.1
____
2.6
____
ns
Clock Low Time (Pipelined)
t CL2
t SA
t HA
t SC
t HC
t SB
t HB
t SW
t HW
t SD
t HD
t SAD
t HAD
t SCN
t HCN
t SRPT
t HRPT
t OE
t OLZ
t OHZ
t CD1
t CD2
t DC
t CKHZ
t CKLZ
(1)
Address Setup Time
Address Hold Time
Chip Enable Setup Time
Chip Enable Hold Time
Byte Enable Setup Time
Byte Enable Hold Time
R/W Setup Time
R/W Hold Time
Input Data Setup Time
Input Data Hold Time
ADS Setup Time
ADS Hold Time
CNTEN Setup Time
CNTEN Hold Time
REPEAT Setup Time
REPEAT Hold Time
Output Enable to Data Valid
Output Enable to Output Low-Z
Output Enable to Output High-Z
Clock to Data Valid (Flow-Through) (1)
Clock to Data Valid (Pipelined) (1)
Data Output Hold After Clock High
Clock High to Output High-Z
Clock High to Output Low-Z
2.1
1.7
0.5
1.7
0.5
1.7
0.5
1.7
0.5
1.7
0.5
1.7
0.5
1.7
0.5
1.7
0.5
____
1
1
____
____
1
1
1
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
4.0
____
3.6
12
3.6
____
3
____
2.6
1.8
0.5
1.8
0.5
1.8
0.5
1.8
0.5
1.8
0.5
1.8
0.5
1.8
0.5
1.8
0.5
____
1
1
____
____
1
1
1
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
4.2
____
4.2
15
4.2
____
3
____
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
Port-to-Port Delay
t CO
Clock-to-Clock Offset
5
____
6
____
ns
NOTES:
5617 tbl 11
1. The Pipelined output parameters (t CYC2 , t CD2 ) apply to either or both left and right ports when FT /PIPE X = V IH . Flow-through parameters (t CYC1 , t CD1 ) apply when
FT /PIPE = V IL for that port.
2. All input signals are synchronous with respect to the clock except for the asynchronous Output Enable ( OE ) and FT /PIPE. FT /PIPE should be treated as a
DC signal, i.e. steady state during operation.
3. These values are valid for either level of V DDQ (3.3V/2.5V). See page 5 for details on selecting the desired operating voltage levels for each port.
11
6.42
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