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参数资料
| 型号： | IDT70V9199L9PFI |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 4/17页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 1.125MBIT 9NS 100TQFP |
| 标准包装： | 6 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，同步 |
| 存储容量： | 1.125M（128K x 9） |
| 速度： | 9ns |
| 接口： | 并联 |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 100-LQFP |
| 供应商设备封装： | 100-TQFP（14x14） |
| 包装： | 托盘 |
| 其它名称： | 70V9199L9PFI |
IDT70V9199/099L
High-Speed 3.3V 128K x9/x8 Dual-Port Synchronous Pipelined Static RAM
Pin Names
Industrial and Commercial Temperature Ranges
I/O 0L - I/O 8L
I/O 0R - I/O 8R
Left Port
CE 0L, CE 1L
R/ W L
OE L
A 0L - A 16L
(1)
CLK L
ADS L
CNTEN L
CNTRST L
Right Port
CE 0R, CE 1R
R/ W R
OE R
A 0R - A 16R
(1)
CLK R
ADS R
CNTEN R
CNTRST R
Names
Chip Enables
Read/Write Enable
Output Enable
Address
Data Input/Output
Clock
Address Strobe Enable
Counter Enable
Counter Reset
FT /PIPE L
FT /PIPE R
V DD
V SS
Flow-Through / Pipeline
Power (3.3V)
Ground (0V)
NOTE:
1. I/O 0X - I/O 7X for IDT70V9099.
4859 tbl 01
Truth Table I—Read/Write and Enable Control (1,2,3)
OE
X
X
X
L
H
CLK
↑
↑
↑
↑
X
CE 0
H
X
L
L
L
CE 1
X
L
H
H
H
R/ W
X
X
L
H
X
I/O 0-8 (4)
High-Z
High-Z
DATA IN
DATA OUT
High-Z
Deselected –Power Down
Deselected –Power Down
Write
Read
Outputs Disabled
MODE
4859 tbl 02
NOTES:
1. "H" = V IH, "L" = V IL, "X" = Don't Care.
2. ADS , CNTEN , CNTRST = X.
3. OE is an asynchronous input signal.
4. I/O 0 - I/O 7 for IDT70V9099.
Truth Table II—Address Counter Control (1,2)
L
L
External
Address
X
An
An
X
Previous
Internal
Address
X
X
Ap
Ap
Internal
Address
Used
0
An
Ap
Ap + 1
CLK
↑
↑
↑
↑
ADS
X
(4)
H
H
CNTEN
X
X
H
(5)
CNTRST
L (4)
H
H
H
I/O (3)
D I/O (0)
D I/O (n)
D I/O (p)
D I/O (p+1)
MODE
Counter Reset to Address 0
External Address Loaded into Counter
External Address Blocked —Counter disabled (Ap reused)
Counter Enabled —Internal Address generation
4859 tbl 03
NOTES:
1. "H" = V IH, "L" = V IL, "X" = Don't Care.
2. CE 0 and OE = V IL ; CE 1 and R/ W = V IH .
3. Outputs configured in Flow-Through Output mode; if outputs are in Pipelined mode the data out will be delayed by one cycle.
4. ADS and CNTRST are independent of all other signals including CE 0 and CE 1 .
5. The address counter advances if CNTEN = V IL on the rising edge of CLK, regardless of all other signals including CE 0 and CE 1 .
6.42
相关PDF资料 |
PDF描述 |
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