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参数资料
| 型号： | IDT70V9199L9PFI |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 8/17页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 1.125MBIT 9NS 100TQFP |
| 标准包装： | 6 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，同步 |
| 存储容量： | 1.125M（128K x 9） |
| 速度： | 9ns |
| 接口： | 并联 |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 100-LQFP |
| 供应商设备封装： | 100-TQFP（14x14） |
| 包装： | 托盘 |
| 其它名称： | 70V9199L9PFI |
IDT70V9199/099L
High-Speed 3.3V 128K x9/x8 Dual-Port Synchronous Pipelined Static RAM
Industrial and Commercial Temperature Ranges
AC Electrical Characteristics Over the Operating Temperature Range
(Read and Write Cycle Timing) (3) (V DD = 3.3V ± 0.3V)
70V9199/099L9
Com'l & Ind
70V9199/099L12
Com'l Only
Symbol
Parameter
Min.
Max.
Min.
Max.
Unit
t CYC1
Clock Cycle Time (Flow-Through)
(2)
25
____
30
____
ns
Clock Cycle Time (Pipelined)
Clock High Time (Flow-Through)
Clock Low Time (Flow-Through)
t CYC2
t CH1
t CL1
(2)
(2)
(2)
15
12
12
____
____
____
20
12
12
____
____
____
ns
ns
ns
t CH2
Clock High Time (Pipelined)
(2)
6
____
8
____
ns
Clock Low Time (Pipelined)
Output Enable to Output Low-Z
Output Enable to Output High-Z
t CL2
t R
t F
t SA
t HA
t SC
t HC
t SW
t HW
t SD
t HD
t SAD
t HAD
t SCN
t HCN
t SRST
t HRST
t OE
t OLZ
t OHZ
Clock Rise Time
Clock Fall Time
Address Setup Time
Address Hold Time
Chip Enable Setup Time
Chip Enable Hold Time
R/W Setup Time
R/W Hold Time
Input Data Setup Time
Input Data Hold Time
ADS Setup Time
ADS Hold Time
CNTEN Setup Time
CNTEN Hold Time
CNTRST Setup Time
CNTRST Hold Time
Output Enable to Data Valid
(2)
(1)
(1)
6
____
____
4
1
4
1
4
1
4
1
4
1
4
1
4
1
____
2
1
____
3
3
____
____
____
____
____
____
____
____
____
____
____
____
____
____
9
____
7
8
____
____
4
1
4
1
4
1
4
1
4
1
4
1
4
1
____
2
1
____
3
3
____
____
____
____
____
____
____
____
____
____
____
____
____
____
12
____
7
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
Clock to Data Valid (Pipelined)
t CD1
t CD2
t DC
t CKHZ
t CKLZ
Clock to Data Valid (Flow-Through)
(2)
Data Output Hold After Clock High
Clock High to Output High-Z (1)
Clock High to Output Low-Z (1)
(2)
____
____
2
2
2
20
9
____
9
____
____
____
2
2
2
25
12
____
9
____
ns
ns
ns
ns
ns
Port-to-Port Delay
t CWDD
t CCS
Write Port Clock High to Read Data Delay
Clock-to-Clock Setup Time
____
____
35
15
____
____
40
15
ns
ns
NOTES:
1. Transition is measured 0mV from Low or High-impedance voltage with the Output Test Load (Figure 2). This parameter is guaranteed
4859 tbl 11
by device
characterization, but is not production tested.
2. The Pipelined output parameters (t CYC2 , t CD2 ) apply to either or both the Left and Right ports when FT /PIPE = V IH . Flow-through parameters (t CYC1 , t CD1 ) apply
when FT /PIPE = V IL for that port.
3. All input signals are synchronous with respect to the clock except for the asynchronous Output Enable ( OE ), FT /PIPE R , and FT /PIPE L .
8
6.42
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