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参数资料
| 型号： | IDT71V3556SA100BQ8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 8/28页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 4MBIT 100MHZ 165FBGA |
| 标准包装： | 2,000 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 同步 ZBT |
| 存储容量： | 4.5M（128K x 36） |
| 速度： | 100MHz |
| 接口： | 并联 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 165-TBGA |
| 供应商设备封装： | 165-CABGA（13x15） |
| 包装： | 带卷 (TR) |
| 其它名称： | 71V3556SA100BQ8 |
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IDT71V3556, IDT71V3558, 128K x 36, 256K x 18, 3.3V Synchronous SRAMS with
ZBT ? Feature, 3.3V I/O, Burst Counter, and Pipelined Outputs
Pin Configuration - 128K x 36, 165 fBGA
Commercial and Industrial Temperature Ranges
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P
R
NC (2)
NC
I/O P3
I/O 17
I/O 19
I/O 21
I/O 23
V DD (1)
I/O 25
I/O 27
I/O 29
I/O 31
I/O P4
NC
LBO
A 7
A 6
NC
I/O 16
I/O 18
I/O 20
I/O 22
V DD (1)
I/O 24
I/O 26
I/O 28
I/O 30
NC
NC (2)
NC (2)
CE1
CE 2
V DDQ
V DDQ
V DDQ
V DDQ
V DDQ
NC
V DDQ
V DDQ
V DDQ
V DDQ
V DDQ
A 5
A 4
BW 3
BW 4
V SS
V DD
V DD
V DD
V DD
V DD
V DD
V DD
V DD
V DD
V SS
A 2
A 3
BW 2
BW 1
V SS
V SS
V SS
V SS
V SS
V SS
V SS
V SS
V SS
V SS
NC/ TRST (3, 4)
NC/TDI (3)
NC/TMS (3)
CE 2
CLK
V SS
V SS
V SS
V SS
V SS
V SS
V SS
V SS
V SS
V SS
NC
A 1
A 0
CEN
R/ W
V SS
V SS
V SS
V SS
V SS
V SS
V SS
V SS
V SS
V SS
V DD (1)
NC/TDO (3)
NC/TCK (3)
ADV/ LD
OE
V SS
V DD
V DD
V DD
V DD
V DD
V DD
V DD
V DD
V DD
V SS
A 10
A 11
NC (2)
NC (2)
V DDQ
V DDQ
V DDQ
V DDQ
V DDQ
NC
V DDQ
V DDQ
V DDQ
V DDQ
V DDQ
A 13
A 12
A 8
A 9
NC
I/O 15
I/O 13
I/O 11
I/O 9
NC
I/O 7
I/O 5
I/O 3
I/O 1
NC
A 14
A 15
NC
NC (2)
I/O P2
I/O 14
I/O 12
I/O 10
I/O 8
NC/ZZ (5)
I/O 6
I/O 4
I/O 2
I/O 0
I/O P1
NC
A 16
5281 tbl 25
Pin Configuration - 256K x 18, 165 fBGA
1
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3
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5
6
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10
11
NC
NC
A
B
C
D
E
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G
H
J
K
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M
N
(2)
NC
NC
NC
NC
NC
NC
V DD (1)
I/O 12
I/O 13
I/O 14
I/O 15
I/O P2
A 7
A 6
NC
I/O 8
I/O 9
I/O 10
I/O 11
V DD (1)
NC
NC
NC
NC
NC
CE 1
CE 2
V DDQ
V DDQ
V DDQ
V DDQ
V DDQ
NC
V DDQ
V DDQ
V DDQ
V DDQ
V DDQ
BW 2
NC
V SS
V DD
V DD
V DD
V DD
V DD
V DD
V DD
V DD
V DD
V SS
NC
BW 1
V SS
V SS
V SS
V SS
V SS
V SS
V SS
V SS
V SS
V SS
NC/ TRST (3, 4)
CE 2
CLK
V SS
V SS
V SS
V SS
V SS
V SS
V SS
V SS
V SS
V SS
NC
CEN
R/ W
V SS
V SS
V SS
V SS
V SS
V SS
V SS
V SS
V SS
V SS
V DD (1)
ADV /LD
OE
V SS
V DD
V DD
V DD
V DD
V DD
V DD
V DD
V DD
V DD
V SS
(2)
NC (2)
V DDQ
V DDQ
V DDQ
V DDQ
V DDQ
NC
V DDQ
V DDQ
V DDQ
V DDQ
V DDQ
A 8
A 9
NC
NC
NC
NC
NC
NC
I/O 3
I/O 2
I/O 1
I/O 0
NC
A 10
NC (2)
I/O P1
I/O 7
I/O 6
I/O 5
I/O 4
NC/ZZ (5)
NC
NC
NC
NC
NC
NC
NC/TDI
P
NC
(2)
A 5
A 2
(3)
A 1
NC/TDO
(3)
A 11
A 14
A 15
NC
NC
R
LBO
(2)
A 4
A 3
NC/TMS
(3)
A 0
NC/TCK
(3)
A 12
A 13
A 16
A 17
NOTES:
5281 tbl 25a
1. H1, H2, and N7 do not have to be directly connected to V DD as long as the input voltage is ≥ V IH .
2. A9, B9, B11, A1, R2 and P2 are reserved for future 9M, 18M, 36M, 72M, 144M and 288M respectively.
3. These pins are NC for the "S" version or the JTAG signal listed for the "SA" version.
4. TRST is offered as an optional JTAG reset if required in the application. If not needed, can be left floating and will internally be pulled to V DD .
5. Pin H11 does not have to be connected directly to V SS as long as the input voltage is ≤ V IL ; on the latest die revision this pin supports ZZ (sleep mode).
8
6.42
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