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参数资料
| 型号： | IDT71V416S10BEG |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 5/9页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 4MBIT 10NS 48FBGA |
| 标准包装： | 250 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 异步 |
| 存储容量： | 4M (256K x 16) |
| 速度： | 10ns |
| 接口： | 并联 |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 48-TFBGA |
| 供应商设备封装： | 48-CABGA（9x9） |
| 包装： | 托盘 |
| 其它名称： | 71V416S10BEG 800-2323 IDT71V416S10BEG-ND |
IDT71V416S, IDT71V416L, 3.3V CMOS Static RAM
4 Meg (256K x 16-Bit)
AC Electrical Characteristics
(V DD = Min. to Max., Commercial and Industrial Temperature Ranges)
Commercial and Industrial Temperature Ranges
71V416S/L10 (2)
71V416S/L12
71V416S/L15
Symbol
Parameter
Min.
Max.
Min.
Max.
Min.
Max.
Unit
READ CYCLE
t CLZ
t CHZ
t OLZ
t OHZ
t BLZ
t RC
t AA
t ACS
(1)
(1)
t OE
(1)
(1)
t OH
t BE
(1)
t BHZ (1)
Read Cycle Time
Address Access Time
Chip Select Access Time
Chip Select Low to Output in Low-Z
Chip Select High to Output in High-Z
Output Enable Low to Output Valid
Output Enable Low to Output in Low-Z
Output Enable High to Output in High-Z
Output Hold from Address Change
Byte Enable Low to Output Valid
Byte Enable Low to Output in Low-Z
Byte Enable High to Output in High-Z
10
____
____
4
____
____
0
____
4
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0
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10
10
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5
5
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5
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5
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5
12
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4
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0
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4
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0
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12
12
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6
6
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6
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6
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6
15
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4
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0
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4
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0
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15
15
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7
7
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7
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7
____
7
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
WRITE CYCLE
t WHZ
t WC
t AW
t CW
t BW
t AS
t WR
t WP
t DW
t DH
t OW (1)
(1)
Write Cycle Time
Address Valid to End of Write
Chip Select Low to End of Write
Byte Enable Low to End of Write
Address Set-up Time
Address Hold from End of Write
Write Pulse Width
Data Valid to End of Write
Data Hold Time
Write Enable High to Output in Low-Z
Write Enable Low to Output in High-Z
10
8
8
8
0
0
8
5
0
3
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____
____
____
____
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____
6
12
8
8
8
0
0
8
6
0
3
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7
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10
10
10
0
0
10
7
0
3
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7
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ns
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ns
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ns
ns
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ns
NOTE:
1. This parameter is guaranteed with the AC Load (Figure 2) by device characterization, but is not production tested.
2. Low power 10ns (L10) speed 0oC to +70oC temperature range only.
Timing Waveform of Read Cycle No. 1 (1,2,3)
t RC
ADDRESS
3624 tbl 10
t OH
t AA
t OH
DATA OUT
NOTES:
PREVIOUS DATA OUT VALID
DATA OUT VALID
3624 drw 06
1. WE is HIGH for Read Cycle.
2. Device is continuously selected, CS is LOW.
3. OE , BHE , and BLE are LOW.
5
6.42
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