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参数资料
| 型号： | IDT71V546S133PFG8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 11/21页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 4MBIT 133MHZ 100TQFP |
| 标准包装： | 1,000 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 同步 ZBT |
| 存储容量： | 4.5M（128K x 36） |
| 速度： | 133MHz |
| 接口： | 并联 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 100-LQFP |
| 供应商设备封装： | 100-TQFP（14x14） |
| 包装： | 带卷 (TR) |
| 其它名称： | 71V546S133PFG8 |
IDT71V546, 128K x 36, 3.3V Synchronous SRAM with
ZBT ? Feature, Burst Counter and Pipelined Outputs
Read Operation With Clock Enable Used (1)
Commercial and Industrial Temperature Ranges
Cycle
n
n+1
n+2
n+3
n+4
n+5
n+6
n+7
Address
A0
X
A1
X
X
A2
A3
A4
R/ W
H
X
H
X
X
H
H
H
ADV/ LD
L
X
L
X
X
L
L
L
CE (2)
L
X
L
X
X
L
L
L
CEN
L
H
L
H
H
L
L
L
BW x
X
X
X
X
X
X
X
X
OE
X
X
X
L
L
L
L
L
I/O
X
X
X
Q0
Q0
Q0
Q1
Q2
Comments
Address and Control meet setup
Clock n+1 Ignored
Clock Valid
Clock Ignored. Data Q0 is on the bus
Clock Ignored. Data Q0 is on the bus
Address A0 Read out (but trans.)
Ad dress A1 Read out (bus trans.)
Ad dress A2 Read out (bus trans.)
NOTE:
1. H = High; L = Low; X = Don’t Care; Z = High Impedance.
2. CE = L is defined as CE 1 = L, CE 2 = L and CE2 = H. CE = H is defined as CE 1 = H, CE 2 = H or CE2 = L.
Write Operation with Clock Enable Used (1)
3821 tbl 16
Cycle
n
n+1
n+2
n+3
n+4
n+5
n+6
n+7
Address
A0
X
A1
X
X
A2
A3
A4
R/ W
L
X
L
X
X
L
L
L
ADV/ LD
L
X
L
X
X
L
L
L
CE (2)
L
X
L
X
X
L
L
L
CEN
L
H
L
H
H
L
L
L
BW x
L
X
L
X
X
L
L
L
OE
X
X
X
X
X
X
X
X
I/O
X
X
X
X
X
D0
D1
D2
Comments
Address and Control meet setup
Clock n+1 Ignored
Clock Valid
Clock Ignored
Clock Ignored
Write data D0
Write data D1
Write data D2
3821 tbl 17
NOTE:
1. H = High; L = Low; X = Don’t Care; Z = High Impedance.
2. CE = L is defined as CE 1 = L, CE 2 = L and CE 2 = H. CE = H is defined as CE 1 = H, CE 2 = H or CE 2 = L.
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