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参数资料
| 型号： | IDT71V546S133PFG8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 14/21页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 4MBIT 133MHZ 100TQFP |
| 标准包装： | 1,000 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 同步 ZBT |
| 存储容量： | 4.5M（128K x 36） |
| 速度： | 133MHz |
| 接口： | 并联 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 100-LQFP |
| 供应商设备封装： | 100-TQFP（14x14） |
| 包装： | 带卷 (TR) |
| 其它名称： | 71V546S133PFG8 |
IDT71V546, 128K x 36, 3.3V Synchronous SRAM with
ZBT ? Feature, Burst Counter and Pipelined Outputs
Commercial and Industrial Temperature Ranges
AC Electrical Characteristics
(V DD = 3.3V +/-5%, Commercial and Industrial Temperature Ranges)
71V546S133
71V546S117
71V546S100
Symbol
Parameter
Min.
Max.
Min.
Max.
Min.
Max.
Unit
Clock Parameters
t F
t CYC
(1)
t CH (2)
t CL (2)
Clock Cycle Time
Clock Frequency
Clock High Pulse Width
Clock Low Pulse Width
7.5
____
2.5
2.5
____
133
____
____
8.5
____
3
3
____
117
____
____
10
____
3.5
3.6
____
100
____
____
ns
MHz
ns
ns
Output Parameters
t OLZ
t CD
t CDC
t CLZ (3,4,5)
t CHZ (3,4,5)
t OE
(3,4)
t OHZ (3.4)
Clock High to Valid Data
Clock High to Data Change
Clock High to Output Active
Clock High to Data High-Z
Output Enable Access Time
Output Enable Low to Data Active
Output Enable High to Data High-Z
____
1.5
1.5
1.5
____
0
____
4.2
____
____
3.5
4.2
____
3.5
____
1.5
1.5
1.5
____
0
____
4.5
____
____
3.5
4.5
____
3.5
____
1.5
1.5
1.5
____
0
____
5
____
____
3.5
5
____
3.5
ns
ns
ns
ns
ns
ns
ns
Setup Times
t SE
t SA
t SD
t SW
t SADV
t SC
t SB
Clock Enable Setup Time
Address Setup Time
Data in Setup Time
Read/Write (R/W) Setup Time
Advance/Load (ADV/LD) Setup Time
Chip Enable/Select Setup Time
Byte Write Enable (BWx) Setup Time
2.0
2.0
1.7
2.0
2.0
2.0
2.0
____
____
____
____
____
____
____
2.0
2.0
1.7
2.0
2.0
2.0
2.0
____
____
____
____
____
____
____
2.2
2.2
2.0
2.2
2.2
2.2
2.2
____
____
____
____
____
____
____
ns
ns
ns
ns
ns
ns
ns
Hold Times
t HE
t HA
t HD
t HW
t HADV
t HC
t HB
Clock Enable Hold Time
Address Hold Time
Data in Hold Time
Read/Write (R/W) Hold Time
Advance/Load (ADV/LD) Hold Time
Chip Enable/Select Hold Time
Byte Write Enable (BWx) Hold Time
0.5
0.5
0.5
0.5
0.5
0.5
0.5
____
____
____
____
____
____
____
0.5
0.5
0.5
0.5
0.5
0.5
0.5
____
____
____
____
____
____
____
0.5
0.5
0.5
0.5
0.5
0.5
0.5
____
____
____
____
____
____
____
ns
ns
ns
ns
ns
ns
ns
NOTES:
3821 tbl 23
1. t F = 1/t CYC .
2. Measured as HIGH above 2.0V and LOW below 0.8V.
3. Transition is measured ±200mV from steady-state.
4. These parameters are guaranteed with the AC load (Figure 1) by device characterization. They are not production tested.
5. To avoid bus contention, the output buffers are designed such that t CHZ (device turn-off) is about 2 ns faster than t CLZ (device turn-on) at a given temperature and voltage.
The specs as shown do not imply bus contention because t CLZ is a Min. parameter that is worse case at totally different test conditions (0 deg. C, 3.465V) than t CHZ,
which is a Max. parameter (worse case at 70 deg. C, 3.135V).
14
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