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参数资料
| 型号： | IDT71V67602S133BQG |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 12/23页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 9MBIT 133MHZ 165FBGA |
| 产品变化通告： | Product Discontinuation 05/Nov/2008 |
| 标准包装： | 136 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 同步 |
| 存储容量： | 9M（256K x 36） |
| 速度： | 133MHz |
| 接口： | 并联 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 165-TBGA |
| 供应商设备封装： | 165-CABGA（13x15） |
| 包装： | 托盘 |
| 其它名称： | 71V67602S133BQG |
IDT71V67602, IDT71V67802, 256K x 36, 512K x 18, 3.3V Synchronous
Commercial and Industrial Temperature Ranges
SRAMs with 2.5V I/O, Pipelined Outputs, Single Cycle Deselect
AC Electrical Characteristics
(V DD = 3.3V ±5%, Commercial and Industrial Temperature Ranges)
166MHz
150MHz
133MHz
Symbol
t CYC
t CH (1)
t CL (1)
Parameter
Clock Cycle Time
Clock High Pulse Width
Clock Low Pulse Width
Min.
6
2.4
2.4
Max.
____
____
____
Min.
6.7
2.6
2.6
Max.
____
____
____
Min.
7.5
3
3
Max.
____
____
____
Unit
ns
ns
ns
Output Parameters
t CD
t CDC
t CLZ (2)
t CHZ (2)
t OE
t OLZ (2)
t OHZ (2)
Clock High to Valid Data
Clock High to Data Change
Clock High to Output Active
Clock High to Data High-Z
Output Enable Access Time
Output Enable Low to Output Active
Output Enable High to Output High-Z
____
1.5
0
1.5
____
0
____
3.5
____
____
3.5
3.5
____
3.5
____
1.5
0
1.5
____
0
____
3.8
____
____
3.8
3.8
____
3.8
____
1.5
0
1.5
____
0
____
4.2
____
____
4.2
4.2
____
4.2
ns
ns
ns
ns
ns
ns
ns
Set Up Times
t SA
t SS
t SD
t SW
t SAV
t SC
Address Setup Time
Address Status Setup Time
Data In Setup Time
Write Setup Time
Address Advance Setup Time
Chip Enable/Select Setup Time
1.5
1.5
1.5
1.5
1.5
1.5
____
____
____
____
____
____
1.5
1.5
1.5
1.5
1.5
1.5
____
____
____
____
____
____
1.5
1.5
1.5
1.5
1.5
1.5
____
____
____
____
____
____
ns
ns
ns
ns
ns
ns
Hold Times
t HA
t HS
t HD
t HW
t HAV
t HC
Address Hold Time
Address Status Hold Time
Data In Hold Time
Write Hold Time
Address Advance Hold Time
Chip Enable/Select Hold Time
0.5
0.5
0.5
0.5
0.5
0.5
____
____
____
____
____
____
0.5
0.5
0.5
0.5
0.5
0.5
____
____
____
____
____
____
0.5
0.5
0.5
0.5
0.5
0.5
____
____
____
____
____
____
ns
ns
ns
ns
ns
ns
Sleep Mode and Configuration Parameters
t ZZPW
t ZZR (3)
t CFG (4)
ZZ Pulse Width
ZZ Recovery Time
Configuration Set-up Time
100
100
24
____
____
____
100
100
27
____
____
____
100
100
30
____
____
____
ns
ns
ns
5311 tbl 16
NOTES:
1. Measured as HIGH above V IH and LOW below V IL .
2. Transition is measured ±200mV from steady-state.
3. Device must be deselected when powered-up from sleep mode.
4. t CFG is the minimum time required to configure the device based on the LBO input. LBO is a static input and must not change during normal operation.
12
6.42
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