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参数资料
| 型号： | IDT723642L15PF8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 6/25页 |
| 文件大小： | 0K |
| 描述： | IC FIFO SYNC 2048X36 120QFP |
| 标准包装： | 750 |
| 系列： | 7200 |
| 功能： | 同步 |
| 存储容量： | 72K（2K x 36） |
| 数据速率： | 67MHz |
| 访问时间： | 15ns |
| 电源电压： | 4.5 V ~ 5.5 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 120-LQFP |
| 供应商设备封装： | 120-TQFP（14x14） |
| 包装： | 带卷 (TR) |
| 其它名称： | 723642L15PF8 |
14
IDT723622/723632/723642 CMOS SyncBiFIFO
256 x 36 x 2, 512 x 36 x 2, 1,024 x 36 x 2
COMMERCIALTEMPERATURERANGE
NOTE:
1. FIFO2 is reset in the same manner to load X2 and Y2 with a preset value.
Figure 2. FIFO1 Reset and Loading X1 and Y1 with a Preset Value of Eight(1)
NOTES:
1. tSKEW1 is the minimum time between the rising CLKA edge and a rising CLKB edge for IRB to transition HIGH in the next cycle. If the time between the rising edge of CLKA and
rising edge of CLKB is less than tSKEW1, then IRB may transition HIGH one CLKB cycle later than shown.
2.
CSA = LOW, W/RA = HIGH, MBA = LOW. It is not necessary to program offset register on consecutive clock cycles.
Figure 3. Parallel Programming of the Almost-Full Flag and Almost-Empty Flag Offset Values after Reset
3022 drw 05
CLKA
RST1,
RST2
IRA
CLKB
IRB
A0 - A35
FS1,FS0
ENA
tFSS
tFSH
tPIR
tENH
tENS2
tSKEW1
tDS
tDH
tPIR
4
0,0
AFA Offset
(Y1)
AEB Offset
(X1)
AFB Offset
(Y2)
AEA Offset
(X2)
First Word to FIFO1
1
2
(1)
12
CLKA
RST1
IRA
AEB
AFA
MBF1
CLKB
ORB
FS1,FS0
3022 drw 04
tRSTS
tRSTH
tFSH
tFSS
tPIR
tPOR
tRSF
0,1
tRSF
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PDF描述 |
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参数描述 |
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