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参数资料
| 型号： | IDT723673L15PF |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 1/29页 |
| 文件大小： | 0K |
| 描述： | IC FIFO SYNC 8192X36 128QFP |
| 标准包装： | 36 |
| 系列： | 7200 |
| 功能： | 同步 |
| 存储容量： | 288K（8K x 36） |
| 数据速率： | 67MHz |
| 访问时间： | 15ns |
| 电源电压： | 4.5 V ~ 5.5 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 128-LQFP |
| 供应商设备封装： | 128-TQFP（14x20） |
| 包装： | 托盘 |
| 其它名称： | 723673L15PF |
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1
2009 Integrated Device Technology, Inc. All rights reserved. Product specifications subject to change without notice.
DSC-5610/6
FEBRUARY 2009
CMOS SyncFIFOTM WITH BUS-MATCHING
2,048 x 36
4,096 x 36
8,192 x 36
IDT723653
IDT723663
IDT723673
COMMERCIAL TEMPERATURE RANGE
IDT and the IDT logo are registered trademarks of Integrated Device Technology, Inc. SyncFIFO is a trademark of Integrated Device Technology, Inc.
FEATURES
Memory storage capacity:
IDT723653
–
2,048 x 36
IDT723663
–
4,096 x 36
IDT723673
–
8,192 x 36
Clock frequencies up to 83 MHz (8 ns access time)
Clocked FIFO buffering data from Port A to Port B
IDT Standard timing (using EF and FF) or First Word Fall
Through Timing (using OR and IR flag functions)
Programmable Almost-Empty and Almost-Full flags; each has
five default offsets (8, 16, 64, 256 and 1,024)
Serial or parallel programming of partial flags
Port B bus sizing of 36 bits (long word), 18 bits (word) and 9 bits
(byte)
Big- or Little-Endian format for word and byte bus sizes
Retransmit Capability
Reset clears data and configures FIFO, Partial Reset clears data
but retains configuration settings
Mailbox bypass registers for each FIFO
Free-running CLKA and CLKB may be asynchronous or
coincident (simultaneous reading and writing of data on a single
clock edge is permitted)
Easily expandable in width and depth
Auto power down minimizes power dissipation
Available in a space-saving 128-pin Thin Quad Flatpack (TQFP)
Pin compatible with the lower density parts, IDT723623/723633/
723643
Industrial temperature range (–40
°°°°°C to +85°°°°°C) is available
Green parts available, see ordering information
FUNCTIONAL BLOCK DIAGRAM
Mail 1
Register
Programmable Flag
Offset Registers
Status Flag
Logic
EF/OR
AE
36
FF/IR
AF
36
Timing
Mode
FWFT
A0-A35
FS2
FS0/SD
FS1/SEN
B0-B35
Write
Pointer
Read
Pointer
Mail 2
Register
MBF2
CLKB
CSB
W/RB
ENB
MBB
BE
BM
SIZE
Port-B
Control
Logic
13
5610 drw01
Input
Register
RAM ARRAY
2,048 x 36
4,096 x 36
8,192 x 36
CLKA
CSA
W/RA
ENA
MBA
Port-A
Control
Logic
FIFO1
Mail1,
Mail2,
Reset
Logic
RS1
MBF1
36
Bus-
Matching
Output
Register
PRS
36
RS2
36
FIFO
Retransmit
Logic
RT
RTM
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PDF描述 |
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参数描述 |
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