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参数资料
| 型号： | IDT72V36110L7-5BBGI |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 22/48页 |
| 文件大小： | 0K |
| 描述： | IC FIFO 131KX36 7-5NS 144BGA |
| 标准包装： | 1 |
| 系列： | 72V |
| 功能： | 同步 |
| 存储容量： | 4.7M（131K x 36） |
| 数据速率： | 166MHz |
| 访问时间： | 5ns |
| 电源电压： | 3.15 V ~ 3.45 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 144-BGA |
| 供应商设备封装： | 144-PBGA（13x13） |
| 包装： | 托盘 |
| 其它名称： | 72V36110L7-5BBGI |
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29
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72V36100/72V36110 3.3V HIGH DENSITY SUPERSYNC IITM 36-BIT FIFO
65,536 x 36 and 131,072 x 36
OCTOBER 22, 2008
Figure
9.
Write
Timing
(First
Word
Fall
Through
Mode)
NOTES:
1.
tSKEW1
is
the
minimum
time
between
a
rising
WCLK
edge
and
a
rising
RCLK
edge
to
guarantee
that
OR
will
go
LOW
after
two
RCLK
cycles
plus
t
REF
.If
the
time
between
the
rising
edge
of
WCLK
and
the
rising
edge
of
RCLK
is
less
than
tSKEW1
,then
OR
assertion
may
be
delayed
one
extra
RCLK
cycle.
2.
tSKEW2
is
the
minimum
time
between
a
rising
WCLK
edge
and
a
rising
RCLK
edge
to
guarantee
that
PAE
will
go
HIGH
after
one
RCLK
cycle
plus
t
PAES
.If
the
time
between
the
rising
edge
of
WCLK
and
the
rising
edge
of
RCLK
is
less
than
tSKEW2
,then
the
PAE
deassertion
may
be
delayed
one
extra
RCLK
cycle.
3.
LD
=
HIGH,
OE
=
LOW
4.
n=
PAE
offset,
m
=
PAF
offset
and
D
=
maximum
FIFO
depth.
5.
D
=
65,537
for
the
IDT72V36100
and
131,073
for
the
IDT72V36110.
6
.
First
data
word
latency
=
t
SKEW1
+
2*T
RCLK
+
t
REF.
W
1
W
2
W
4
W
[n
+2]
W
[D-m-1]
W
[D-m-2]
W
[D
-1]
W
D
W
[n+3]
W
[n+4]
W
[D-m]
W
[D-m+1]
WCLK
WEN
D
0
-
D
17
RCLK
tDH
tDS
tSKEW1
(1)
REN
Q
0
-
Q
17
PAF
HF
PAE
IR
tDS
tSKEW2
tA
tREF
OR
tPAES
tHF
tPAFS
tWFF
W
[D-m+2]
W
1
tENH
6117
drw14
DATA
IN
OUTPUT
REGISTER
(2)
W
3
1
2
3
1
D-1
2
+1
]
[
W
D-1
+2
]
[
W
2
D-1
+3
]
[
W
2
1
2
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