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参数资料
| 型号： | IDT72V36110L7-5BBGI |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 9/48页 |
| 文件大小： | 0K |
| 描述： | IC FIFO 131KX36 7-5NS 144BGA |
| 标准包装： | 1 |
| 系列： | 72V |
| 功能： | 同步 |
| 存储容量： | 4.7M（131K x 36） |
| 数据速率： | 166MHz |
| 访问时间： | 5ns |
| 电源电压： | 3.15 V ~ 3.45 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 144-BGA |
| 供应商设备封装： | 144-PBGA（13x13） |
| 包装： | 托盘 |
| 其它名称： | 72V36110L7-5BBGI |
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17
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72V36100/72V36110 3.3V HIGH DENSITY SUPERSYNC IITM 36-BIT FIFO
65,536 x 36 and 131,072 x 36
OCTOBER 22, 2008
D/Q8
D/Q0
EMPTY OFFSET REGISTER (
PAE)
1
2
3
4
5
6
7
8
1st Parallel Offset Write/Read Cycle
2nd Parallel Offset Write/Read Cycle
3rd Parallel Offset Write/Read Cycle
4th Parallel Offset Write/Read Cycle
D/Q8
D/Q0
EMPTY OFFSET REGISTER (
PAE)
9
10
11
12
13
14
15
16
D/Q8
D/Q0
FULL OFFSET REGISTER (
PAF)
1
2
3
4
5
6
7
8
D/Q8
D/Q0
EMPTY OFFSET REGISTER (
PAE)
17
5th Parallel Offset Write/Read Cycle
D/Q8
D/Q0
FULL OFFSET REGISTER (
PAF)
9
10
11
12
13
14
15
16
6th Parallel Offset Write/Read Cycle
D/Q8
D/Q0
17
FULL OFFSET REGISTER (
PAF)
IDT72V36110
x9 Bus Width
# of Bits Used:
16 bits for the IDT72V36100
17 bits for the IDT72V36110
Note: All unused bits of the
LSB & MSB are don’t care
6117 drw07a
D/Q8
D/Q0
EMPTY OFFSET REGISTER (
PAE)
1
2
3
4
5
6
7
8
1st Parallel Offset Write/Read Cycle
2nd Parallel Offset Write/Read Cycle
3rd Parallel Offset Write/Read Cycle
D/Q8
D/Q0
EMPTY OFFSET REGISTER (
PAE)
9
10
11
12
13
14
15
16
D/Q8
D/Q0
FULL OFFSET REGISTER (
PAF)
1
2
3
4
5
6
7
8
4th Parallel Offset Write/Read Cycle
D/Q8
D/Q0
FULL OFFSET REGISTER (
PAF)
9
10
11
12
13
14
15
16
IDT72V36100
x9 Bus Width
Figure 3. Programmable Flag Offset Programming Sequence (Continued)
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PDF描述 |
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