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参数资料
| 型号： | IDT72V3612L20PQF |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 14/24页 |
| 文件大小： | 0K |
| 描述： | IC FIFO 64X36X2 20NS 132QFP |
| 标准包装： | 36 |
| 系列： | 72V |
| 功能： | 异步 |
| 存储容量： | 4.6K（64 x 36 x2） |
| 数据速率： | 50MHz |
| 访问时间： | 20ns |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 132-BQFP 缓冲式 |
| 供应商设备封装： | 132-PQFP（24.13x24.13） |
| 包装： | 托盘 |
| 其它名称： | 72V3612L20PQF |
21
IDT72V3612 3.3V, CMOS SyncBiFIFOTM
64 x 36 x 2
COMMERCIALTEMPERATURERANGE
Figure 17. ODD/EVEN
EVEN
EVEN W/R
RR
RRA, MBA, and PGA to PEFA
PEFA
PEFA Timing
NOTE:
1. Port A parity generation off (PGA = LOW).
Figure 16. Timing for Mail2 Register and MBF2
MBF2
MBF2 Flag
NOTE:
1. ENA is HIGH, and CSA is LOW.
4659 drw 19
CLKB
ENB
B0 - B35
MBB
CSB
W/
RB
CLKA
MBF2
CSA
MBA
ENA
A0 - A35
W/
RA
W1
tENS1
tENH1
tDS
tDH
tPMF
tENS2
tENH2
tDIS
tEN
tMDV
tPMR
FIFO2 Output Register
W1 (Remains valid in Mail2 Register after read)
tENS1
tENH1
tENS1
tENH1
tENS1
tENH1
4659 drw 20
ODD/
EVEN
PEFA
PGA
MBA
W/
RA
Valid
tPOPE
tPEPE
tPOPE
tPEPE
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| IDT72V3614L20PF | IC FIFO 64X36X2 20NS 120QFP |
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