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参数资料
| 型号： | IDT72V3612L20PQF |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 9/24页 |
| 文件大小： | 0K |
| 描述： | IC FIFO 64X36X2 20NS 132QFP |
| 标准包装： | 36 |
| 系列： | 72V |
| 功能： | 异步 |
| 存储容量： | 4.6K（64 x 36 x2） |
| 数据速率： | 50MHz |
| 访问时间： | 20ns |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 132-BQFP 缓冲式 |
| 供应商设备封装： | 132-PQFP（24.13x24.13） |
| 包装： | 托盘 |
| 其它名称： | 72V3612L20PQF |
17
IDT72V3612 3.3V, CMOS SyncBiFIFOTM
64 x 36 x 2
COMMERCIALTEMPERATURERANGE
NOTE:
1. tSKEW1 is the minimum time between a rising CLKB edge and a rising CLKA edge for FFA to transition HIGH in the next CLKA cycle. If the time between the rising CLKB edge and
rising CLKA edge is less than tSKEW1, then FFA may transition HIGH one CLKA cycle later than shown.
Figure 9. FFA
FFA
FFA Flag Timing and First Available Write when FIFO1 is Full.
CSB
EFB
MBB
ENB
B0 - B35
CLKB
FFA
CLKA
CSA
4659 drw 12
W/
RA
12
A0 - A35
MBA
ENA
tCLK
tCLKH
tCLKL
tENS2
tENH2
tA
tSKEW1
tCLK
tCLKL
tENS3
tENS2
tDS
tENH3
tENH2
tDH
To FIFO1
Previous Word in FIFO1 Output Register
Next Word From FIFO1
LOW
W/
RB
LOW
HIGH
LOW
HIGH
(1)
FIFO1 Full
tWFF
tCLKH
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| IDT72V3613L12PQF | 功能描述:IC FIFO CLOCK 64X36 12NS 132PQFP RoHS:否 类别:集成电路 (IC) >> 逻辑 - FIFO 系列:72V 标准包装:90 系列:7200 功能:同步 存储容量:288K（16K x 18） 数据速率:100MHz 访问时间:10ns 电源电压:4.5 V ~ 5.5 V 工作温度:0°C ~ 70°C 安装类型:表面贴装 封装/外壳:64-LQFP 供应商设备封装:64-TQFP（14x14） 包装:托盘 其它名称:72271LA10PF |
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