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参数资料
| 型号： | IDT72V3613L15PF8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 24/25页 |
| 文件大小： | 0K |
| 描述： | IC FIFO CLOCK 64X36 15NS 120TQFP |
| 标准包装： | 750 |
| 系列： | 72V |
| 功能： | 同步 |
| 存储容量： | 2.3K（64 x 36） |
| 数据速率： | 67MHz |
| 访问时间： | 15ns |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 120-LQFP |
| 供应商设备封装： | 120-TQFP（14x14） |
| 包装： | 带卷 (TR) |
| 其它名称： | 72V3613L15PF8 |
8
IDT72V3613 3.3V, CMOS CLOCKED FIFO WITH
BUS-MATCHING AND BYTE SWAPPING 64 x 36
COMMERCIALTEMPERATURERANGE
SWITCHING CHARACTERISTICS OVER RECOMMENDED RANGES OF SUPPLY
VOLTAGE AND OPERATING FREE-AIR TEMPERATURE, CL = 30pF
IDT72V3613L15
Symbol
Parameter
Min.
Max.
Unit
tA
Access Time, CLKA
↑ to A0-A35 and CLKB↑ to B0-B35
2
10
ns
tWFF
Propagation Delay Time, CLKA
↑ to FF
210
ns
tREF
Propagation Delay Time, CLKB
↑ to EF
210
ns
tPAE
Propagation Delay Time, CLKB
↑ to AE
210
ns
tPAF
Propagation Delay Time, CLKA
↑ to AF
210
ns
tPMF
Propagation Delay Time, CLKA
↑ to MBF1 LOW or MBF2 HIGH and
1
9
ns
CLKB
↑ to MBF2 LOW or MBF1 HIGH
tPMR
Propagation Delay Time, CLKA
↑ to B0-B35(1)and CLKB↑ to A0-A35(2)
210
ns
tPPE(3)
Propagation delay time, CLKB
↑toPEFB
210
ns
tMDV
Propagation Delay Time, SIZ1, SIZ0 to B0-B35 valid
1
10
ns
tPDPE
Propagation Delay Time, A0-A35 valid to PEFA valid; B0-B35 valid to PEFB valid
2
10
ns
tPOPE
Propagation Delay Time, ODD/EVEN to PEFA and PEFB
210
ns
tPOPB(4)
Propagation Delay Time, ODD/EVEN to parity bits (A8, A17, A26, A35) and (B8, B17, B26, B35)
2
10
ns
tPEPE
Propagation Delay Time, CSA, ENA, W/RA, MBA, or PGA to PEFA; CSB, ENB, W/RB,
1
10
ns
SIZ1, SIZ0, or PGB to PEFB
tPEPB(4)
Propagation Delay Time, CSA, ENA, W/RA, MBA, or PGA to parity bits (A8, A17, A26, A35);
2
10
ns
CSB, ENB, W/RB, SIZ1, SIZ0, or PGB to parity bits (B8, B17, B26, B35)
tRSF
Propagation Delay Time, RST to AE, EF LOW and AF, MBF1, MBF2 HIGH
1
15
ns
tEN
Enable Time, CSA and W/RA LOW to A0-A35 active and CSB LOW and W/RB HIGH to
2
10
ns
B0-B35active
tDIS
Disable Time, CSA or W/RA HIGH to A0-A35 at high-impedance and CSB HIGH or
1
8
ns
W/RBLOWtoB0-B35athigh-impedance
NOTES:
1. Writing data to the mail1 register when the B0-B35 outputs are active and SIZ1 and SIZ0 are HIGH.
2. Writing data to the mail2 register when the A0-A35 outputs are active.
3. Only applies when a new port-B bus size is implemented by the rising CLKB edge.
4. Only applies when reading data from a mail register.
Commercial: Vcc=3.3V± 0.30V; TA = 0
°C to +70°C; JEDEC JESD8-A compliant
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