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参数资料
| 型号： | IDT72V3614L20PF |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 16/32页 |
| 文件大小： | 0K |
| 描述： | IC FIFO 64X36X2 20NS 120QFP |
| 标准包装： | 45 |
| 系列： | 72V |
| 功能： | 异步，同步 |
| 存储容量： | 4.6K（64 x 36 x2） |
| 数据速率： | 50MHz |
| 访问时间： | 20ns |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 120-LQFP |
| 供应商设备封装： | 120-TQFP（14x14） |
| 包装： | 托盘 |
| 其它名称： | 72V3614L20PF |
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IDT72V3614 3.3V, CMOS SyncBiFIFOTM WITH
BUS-MATCHING AND BYTE SWAPPING 64 x 36 x 2
COMMERCIALTEMPERATURERANGE
23
NOTE:
1. Read from FIFO2.
Figure 13. Port-A Read Cycle Timing for FIFO2
NOTES:
1. tSKEW1 is the minimum time between a rising CLKA edge and a rising CLKB edge for EFB to transition HIGH in the next CLKB cycle. If the time between the rising CLKA edge and
rising CLKB edge is less than tSKEW1, then the transition of EFB HIGH may occur one CLKB cycle later than shown.
2. Port-B size of long word is selected for FIFO1 read by SIZ1 = LOW, SIZ0 = LOW. If port-B size is word or byte, EFB is set LOW by the last word or byte read from FIFO1, respec-
tively.
Figure14. EFB
EFB
EFB Flag Timing and First Data Read when FIFO1 is Empty
4663 drw 13
CLKA
EFA
ENA
A0 - A35
MBA
CSA
W/
RA
tCLK
tCLKH
tCLKL
tENS
tA
tMDV
tEN
tA
tENS
tENH
tENS
tENH
Previous Data
Word 1
Word 2
(1)
tENH
tDIS
No Operation
PGA,
ODD/
EVEN
HIGH
tPGH
tPGS
tPGH
tPGS
CSA
W
RA
MBA
FFA
A0 - A35
CLKB
EFB
CSB
W/
RB
SIZ1,
SIZ0
ENA
ENB
B0 -B35
CLKA
12
4663 drw 14
tCLKH
tCLKL
tCLK
tENS
tENH
tDS
tDH
tSKEW1
tCLK
tCLKL
tENS
tENH
tA
W1
FIFO1 Empty
LOW
HIGH
LOW
tCLKH
W1
HIGH
(1)
tREF
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PDF描述 |
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