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参数资料
| 型号： | IDT72V71623BC |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 13/28页 |
| 文件大小： | 0K |
| 描述： | IC DGTL SW 2048X2048 144-BGA |
| 标准包装： | 14 |
| 系列： | 72V |
| 类型： | 多路复用器 |
| 电路： | 1 x 1:16 |
| 独立电路： | 1 |
| 电压电源： | 单电源 |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 144-LBGA |
| 供应商设备封装： | 144-CABGA（13x13） |
| 包装： | 托盘 |
| 其它名称： | 72V71623BC |
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20
COMMERCIAL TEMPERATURE RANGE
IDT72V71623 3.3V TIME SLOT INTERCHANGE
DIGITAL SWITCH 2,048 x 2,048
AC ELECTRICAL CHARACTERISTICS - FRAME PULSE AND CLK
Symbol
Parameter
Min.
Typ.
Max.
Units
tFPW(1)
Frame Pulse Width (ST-BUS, GCI)
Bit rate = 2.048 Mb/s
26
295
ns
Bit rate = 4.096 Mb/s
26
145
ns
Bit rate = 8.192 Mb/s or 16.384 Mb/s
26
65
ns
tFPS(1)
Frame Pulse Setup time before CLK falling (ST-BUS or GCI)
5
ns
tFPH(1)
Frame Pulse Hold Time from CLK falling (ST-BUS or GCI)
10
ns
tCP(1)
CLK Period
Bit rate = 2.048 Mb/s
190
300
ns
Bit rate = 4.096 Mb/s
110
150
ns
Bit rate = 8.192 Mb/s or 16.384 Mb/s
58
70
ns
tCH(1)
CLK Pulse Width HIGH
Bit rate = 2.048 Mb/s
85
150
ns
Bit rate = 4.096 Mb/s
50
75
ns
Bit rate = 8.192 Mb/s or 16.384 Mb/s
20
40
ns
tCL(1)
CLK Pulse Width LOW
Bit rate = 2.048 Mb/s
85
150
ns
Bit rate = 4.096 Mb/s
50
75
ns
Bit rate = 8.192 Mb/s or 16.384 Mb/s
20
40
ns
tr,tf
Clock Rise/Fall Time
10
ns
tHFPW(2)
WideFramePulseWidth
HCLK = 4.096 MHz
244
ns
HCLK = 8.192 MHz
122
ns
tHFPS(2)
Frame Pulse Setup Time before HCLK 4 MHz falling
50
150
ns
tHFPH(2)
Frame Pulse Hold Time from HCLK 4 MHz falling
50
150
ns
tHFPS(2)
Frame Pulse Setup Time before HCLK 8 MHz rising
45
90
ns
tHFPH(2)
Frame Pulse Hold Time from HCLK 8 MHz rising
45
90
ns
tHCP(2)
HCLK Period
@ 4.096 MHz
244
ns
@ 8.192 MHz
122
ns
tHr,tHf
HCLK Rise/Fall Time
10
ns
tDIF(3)
Delay between falling edge of HCLK and falling edge of CLK
-10
10
ns
NOTES:
1. WFPS Pin = 0.
2. WFPS Pin = 1.
3. WFPS Pin = 0 or 1.
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