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参数资料
| 型号： | IDT72V71623BC |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 4/28页 |
| 文件大小： | 0K |
| 描述： | IC DGTL SW 2048X2048 144-BGA |
| 标准包装： | 14 |
| 系列： | 72V |
| 类型： | 多路复用器 |
| 电路： | 1 x 1:16 |
| 独立电路： | 1 |
| 电压电源： | 单电源 |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 144-LBGA |
| 供应商设备封装： | 144-CABGA（13x13） |
| 包装： | 托盘 |
| 其它名称： | 72V71623BC |
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12
COMMERCIAL TEMPERATURE RANGE
IDT72V71623 3.3V TIME SLOT INTERCHANGE
DIGITAL SWITCH 2,048 x 2,048
TABLE 6 — FRAME ALIGNMENT REGISTER (FAR) BITS
Figure 5. Example for Frame Alignment Measurement
ResetValue:
0000H.
Bit
Name
Description
15-13
Unused
Mustbezerofornormaloperation
12
CFE (Complete
When CFE = 1, the frame evaluation is completed and bits FD10 to FD0 bits contains a valid frame alignment offset. This bit is reset to
FrameEvaluation)
zero, when SFE bit in the CR register is changed from 1 to 0.
11
FD11
The falling edge of FE (or rising edge for GCI mode) is sampled during the CLK-high phase (FD11 = 1) or during the CLK-low phase
(Frame Delay Bit 11) (FD11 = 0). This bit allows the measurement resolution to CLK cycle.
10-0
FD10-0
The binary value expressed in these bits refers to the measured input offset value. These bits are rest to zero when the SFE bit of the
(Frame Delay Bits)
CR register changes from 1 to 0. (FD10 – MSB, FD0 – LSB)
15
14
13
12
11
10
9876543210
0
CFE
FD11
FD10
FD9
FD8
FD7
FD6
FD5
FD4
FD3
FD2
FD1
FD0
0
1
2
3
4
5
6
7
8
9
1011
1213
14
15
16
ST-BUS Frame
CLK
Offset Value
FE Input
012
3
4
56
7
8
9
10
11
12
13
14
15
GCI Frame
CLK
Offset Value
FE Input
(FD[10:0] = 06H)
(FD11 = 0, sample at CLK LOW phase)
(FD[10:0] = 09H)
(FD11 = 1, sample at CLK HIGH phase)
5903 drw06
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