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参数资料
型号： IDT79R3081-40DL8
厂商： INTEGRATED DEVICE TECHNOLOGY INC
元件分类： 微控制器/微处理器
英文描述： 32-BIT, 40 MHz, RISC PROCESSOR, PQCC84
封装： 0.050 INCH PITCH, HEAT SINK, PLASTIC, LCC-84
文件页数： 6/41页
文件大小： 893K
代理商： IDT79R3081-40DL8
5.5
14
IDT79R3081 RISController
MILITARY AND COMMERCIAL TEMPERATURE RANGES
33MHz
40MHz
Symbol
Parameter
Test Conditions
Min.
Max.
Min.
Max.
Units
VOH
Output HIGH Voltage
VCC = Min., IOH = –4mA
2.4
—
2.4
—
V
VOL
Output LOW Voltage
VCC = Min., IOL = 4mA
—
0.4
—
0.4
V
VIH
Input HIGH Voltage(3)
—
2.0
—
2.0
—
V
VIL
Input LOW Voltage(1)
—
0.8
—
0.8
V
VIHS
Input HIGH Voltage(2,3)
—
2.8
—
2.8
—
V
VILS
Input LOW Voltage(1,2)
—
0.4
—
0.4
V
CIN
Input Capacitance(4,5)
—
10
—
10
pF
COUT
Output Capacitance(4,5)
—
10
—
10
pF
ICC
Operating Current
VCC = 3.3V, TA = 25
°C
—
525
—
600
mA
IIH
Input HIGH Leakage
VIH = VCC
—
100
—
100
A
IIL
Input LOW Leakage
VIL = GND
–100
—
–100
—
A
IOZ
Output Tri-state Leakage
VOH = 2.4V, VOL = 0.5V
–100
100
–100
100
A
DC ELECTRICAL CHARACTERISTICS RV3081
COMMERCIAL TEMPERATURE RANGE
(1, 2)— (TC = 0°C to +85°C, VCC = +3.3V ±5%)
2889 tbl 09
NOTES:
1. VIL Min. = –3.0V for pulse width less than 15ns. VIL should not fall below -0.5V for larger periods.
2. VIHS and VILS apply to CIkIn and
Reset.
3. VIH should not be held above VCC + 0.5V.
4. Guaranteed by design.
5. ALE is 12pF for SysClk values C
IN and COUT for all speeds.
AC ELECTRICAL CHARACTERISTICS RV3081
COMMERCIAL TEMPERATURE RANGE
(1, 2)— (TC = 0°C to +85°C, VCC = +3.3V ±5%)
33MHz
40MHz
Symbol
Signals
Description
Min.
Max.
Min.
Max.
Unit
t1
BusReq, Ack, BusError,
Set-up to
SysClk rising
4
—
3
—
ns
RdCEn, CohReq3
t1a
A/D
Set-up to
SysClk falling
5
—
4.5
—
ns
t2
BusReq, Ack, BusError,
Hold from
SysClk rising
3
—
3
—
ns
RdCEn, CohReq
t2a
A/D
Hold from
SysClk falling
1
—
1
—
ns
t3
A/D, Addr, Diag, ALE,
Wr
Tri-state from
SysClk rising
—
10
—
10
ns
Burst/WrNear, Rd, DataEn
t4
A/D, Addr, Diag, ALE,
Wr
Driven from
SysClk falling
—
10
—
10
ns
Burst/WrNear, Rd, DataEn
t5
BusGnt
Asserted from
SysClk rising
—
6
—
5
ns
t6
BusGnt
Negated from
SysClk falling
—
6
—
5
ns
t7
Wr, Rd, Burst/WrNear, A/D
Valid from
SysClk rising
—
4
—
3.5
ns
t8
ALE
Asserted from
SysClk rising
—
3
—
3
ns
t9
ALE
Negated from
SysClk falling
—
3
—
3
ns
t10
A/D
Hold from ALE negated(3)
1.5
—
1.5
—
ns
t11
DataEn
Asserted from
SysClk falling
—
13
—
12
ns
t12
DataEn
Asserted from A/D tri-state(3)
0—
0
—
ns
t14
A/D
Driven from
SysClk rising(3)
0—
0
—
ns
t15
Wr, Rd, DataEn, Burst/WrNear Negated from SysClk falling
—
5
—
4
ns
t16
Addr(3:2)
Valid from
SysClk
—
5
—
4.5
ns
t17
Diag
Valid from
SysClk
—10
—
9
ns
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