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参数资料
| 型号： | IDT79RC32H434-300BCG |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 11/53页 |
| 文件大小： | 0K |
| 描述： | IC MPU 32BIT CORE 300MHZ 256-BGA |
| 标准包装： | 90 |
| 系列： | Interprise™ |
| 处理器类型： | MIPS32 32-位 |
| 速度： | 300MHz |
| 电压： | 1.2V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 256-LBGA |
| 供应商设备封装： | 256-CABGA（17x17） |
| 包装： | 托盘 |
| 其它名称： | 79RC32H434-300BCG |
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January 19, 2006
IDT RC32434
Figure 5 Externally Initiated Warm Reset AC Timing Waveform
Signal
Symbol Reference
Edge
266MHz
300MHz
350MHz
400MHz
Unit
Timing
Diagram
Reference
Min
Max
Min
Max
Min
Max
Min
Max
Memory Bus - DDR Access
DDRDATA[15:0] Tskew_7g
DDRDQSx
0
0.9
0
0.81
1. Meets DDR timing requirements for 150MHz clock rate DDR SDRAMs with 300 ps remaining margin to compensate for PCB propagation mismatches, which is adequate to
guarantee functional timing, provided the RC32434 DDR layout guidelines are adhered to.
0
0.7
0.0
0.6
ns
See Figures 6
and 7.
Tdo_7k2
2. Setup times are calculated as applicable clock period - Tdo max. For example, if the DDR is running at 266MHz, it uses a 133MHz input clock. The period for a 133MHz clock
is 7.5ns. If the Tdo max value is 4.6ns, the TIS parameter is 7.5ns minus 4.6ns = 2.9ns. The DDR spec for this parameter is 1ns, so there is 1.9ns of slack left over for board
propagation. Calculations for TDS are similar, but since this parameter is taken relative to the DDRDQS signals, which are referenced on both edges, the effective period with
a 133MHz input clock is only 3.75ns. So, if the max Tdo is 1.9ns, we have 3.75ns minus 1.9ns = 1.85ns for TDS. The DDR data sheet specs a value of 0.5ns for 266MHz, so
this leaves 1.35ns slack for board propagation delays.
1.2
1.9
1.0
1.7
0.7
1.5
0.5
1.4
ns
DDRDM[1:0]
Tdo_7l
DDRDQSx
1.2
1.9
1.0
1.7
0.7
1.5
0.5
1.4
ns
DDRDQS[1:0]
Tdo_7i
DDRCKP
-0.75
0.75
-0.75
0.75
-0.7
0.7
-0.7
0.7
ns
DDRADDR[13:0],
DDRBA[1:0],
DDRCASN,
DDRCKE,
DDRCSN,
DDRRASN,
DDRWEN
Tdo_7m
DDRCKP
1.0
4.0
1.0
4.3
1.0
4.0
1.0
4.0
ns
Table 7 DDR SDRAM Timing Characteristics
1.
Warm reset condition caused by assertion of RSTN by an external agent.
2.
The RC32434 tri-states the data bus, MDATA[7:0], negates all memory control signals, and itself asserts RSTN. The RC32434 continues to
drive the address bus throughout the entire warm reset.
3.
The RC32434 negates RSTN after 4000 master clock (CLK) clock cycles.
4.
External logic negates RSTN.
5.
The RC32434 samples RSTN negated at least 4000 master clock (CLK) clock cycles after step 3 and starts driving the data bus,
MDATA[7:0].
6.
CPU begins executing by taking a MIPS soft reset exception. The assertion of CSN[0] will occur no sooner than 16 clock cycles after the
RC32434 samples RSTN negated (i.e., step 5).
Active
Deasserted
Active
CLK
COLDRSTN
RSTN
MDATA[7:0]
Mem Control Signals
FFFF_FFFF
1
2
4
5
6
3
≥ 4000 CLK
clock Cycles
≥ 4000 CLK
clock Cycles
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