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参数资料
| 型号： | IDT79RC32T332-100DHI |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 5/30页 |
| 文件大小： | 0K |
| 描述： | IC MPU 32BIT CORE 100MHZ 208-QFP |
| 产品变化通告： | Product Discontinuation 07/Dec/2009 |
| 标准包装： | 24 |
| 系列： | Interprise™ |
| 处理器类型： | RISC 32-位 |
| 速度： | 100MHz |
| 电压： | 2.5V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 208-BFQFP |
| 供应商设备封装： | 208-PQFP（28x28） |
| 包装： | 托盘 |
| 其它名称： | 79RC32T332-100DHI |
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May 4, 2004
IDT 79RC32332
pci_host_mode Settings
During cold reset initialization, the RC32332’s PCI interface can be set to the Satellite or Host mode settings. When set to the Host mode, the CPU
must configure the RC32332’s PCI configuration registers, including the read-only registers. If the RC32332’s PCI is in the PCI-boot mode Satellite
mode, read-only configuration registers are loaded by the serial EEPROM.
Clock Parameters — RC32332
Ta Commercial = 0
°C to +70°C; Ta Industrial = -40°C to +85°C
3.3V version: Vcc Core = +3.3V±5%; Vcc I/O = +3.3V±5%
2.5V version: Vcc Core = +2.5V±5%; Vcc I/O = +3.3V±5%
Pin
Reset Boot Mode
Description
Value Mode Settings
mem_addr[20]
PCI host mode
PCI is in satellite mode
1
PCI_satellite
PCI is in host mode (typical system)
0
PCI_host
Table 4 RC32332 pci_host_mode Initialization Settings
Parameter
Symbol
Test Conditions
RC32332
100MHz
RC32332
133MHz
RC32332
150MHz
Units
Min
Max
Min
Max
Min
Max
cpu_masterclock HIGH
tMCHIGH
Transition
≤ 2ns
8
—
6.75
—
6
—
ns
cpu_masterclock LOW
tMCLOW
Transition
≤ 2ns
8
—
6.75
—
6
—
ns
cpu_masterclock period1 - 3.3V ver.
1. cpu_masterclock frequency should never be below pci_clk frequency if PCI interface is used.
t
MCP
—
20
66.6
15
66.6
13.33
66.6
ns
cpu_masterclock period1 - 2.5V ver. t
MCP
—
20
40.0
15
40.0
13.33
40.0
ns
cpu_masterclock Rise & Fall Time2
2. Rise and Fall times are measured between 10% and 90%.
tMCRise, tMCFall —
—
3—
3
ns
cpu_masterclock Jitter
tJITTER
——
+ 250
—
+ 250
—
+ 200
ps
pci_clk Rise & Fall Time
tPCRise, tPCFall PCI 2.2
—
1.6
—
1.6
—
1.6
ns
pci_clk Period1
tPCP
20
—
20
—
20
—
ns
jtag_tck Rise & Fall Time
tJCRise, tJCFall —
—
5—
5
ns
ejtag_dck period
tDCK, t11
10
—
10
—
10
—
ns
jtag_tck clock period
tTCK, t3
100
—
100
—
100
—
ns
ejtag_dclk High, Low Time
tDCK High, t9
tDCK Low, t10
4—
ns
ejtag_dclk Rise, Fall Time
tDCK Rise, t9
tDCK Fall, t10
—1
ns
output_clk3
3. Output_clk should not be used in a system. Only the cpu_masterclock or its derivative must be used to drive all the subsystems with designs based on the RC32334/RC32332.
Refer to the RC32334/RC32332 Device Errata for more information.
tDO21
N/A
—
cpu_coldreset_n
Asserted during power-up
power-on sequence
120
—
120
—
120
—
ms
cpu_coldreset_n Rise Time
tCRRise
—5
ns
Table 5 Clock Parameters - RC32332
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PDF描述 |
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