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参数资料
| 型号： | IDT79RC32T351-133DHG |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 13/42页 |
| 文件大小： | 0K |
| 描述： | IC MPU 32BIT CORE 133MHZ 208-QFP |
| 产品变化通告： | Product Discontinuation 07/Dec/2009 |
| 标准包装： | 24 |
| 系列： | Interprise™ |
| 处理器类型： | RISC 32-位 |
| 速度： | 133MHz |
| 电压： | 2.5V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 208-BFQFP |
| 供应商设备封装： | 208-PQFP（28x28） |
| 包装： | 托盘 |
| 其它名称： | 79RC32T351-133DHG |
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May 25, 2004
IDT 79RC32351
Note: The RC32351 provides bus turnaround cycles to prevent bus contention when going from a read to write, write to read, and during
external bus ownership. For example, there are no cycles where an external device and the RC32351 are both driving. See Chapter 10,
“Device Controller,” Chapter 11, “Synchronous DRAM Controller,” and Chapter 12, “Bus Arbitration” in the RC32351 User Reference
Manual.
Memory and Peripheral Bus - Device Access
MDATA[31:0]
Tsu1
CLKP rising
2.5
—
2.5
—
ns
Thld1
1.5
—
1.5
—
ns
Tdo1
2.0
6.5
2.0
6.5
ns
Tdz1
—
9.0
—
9.0
ns
Tzd1
2.0
—
2.0
—
ns
WAITACKN, BRN
Tsu
CLKP rising
2.5
—
2.5
—
ns
Thld
1.5
—
1.5
—
ns
MADDR[21:0]
Tdo2
CLKP rising
2.0
6.0
2.0
6.0
ns
Tdz2
—
9.0
—
9.0
ns
Tzd2
2.0
—
2.0
—
ns
MADDR[25:22]
Tdo3
CLKP rising
2.5
6.5
2.5
6.5
ns
Tdz3
—
9.0
—
9.0
ns
Tzd3
2.0
—
2.0
—
ns
BDIRN, BOEN[0]
Tdo4
CLKP rising
2.0
6.0
2.0
6.0
ns
Tdz4
—
9.0
—
9.0
ns
Tzd4
2.0
—
2.0
—
ns
BGN, BWEN[3:0], OEN,
RWN
Tdo5
CLKP rising
2.0
6.0
2.0
6.0
ns
Tdz5
—
9.0
—
9.0
ns
Tzd5
2.0
—
2.0
—
ns
CSN[3:0]
Tdo6
CLKP rising
1.7
5.0
1.7
5.0
ns
Tdz6
—
9.0
—
9.0
ns
Tzd6
2.0
—
2.0
—
ns
CSN[5:4]
Tdo7
CLKP rising
2.5
6.0
2.5
6.0
ns
Tdz7
—
9.0
—
9.0
ns
Tzd7
2.0
—
2.0
—
ns
Signal
Symbol
Reference
Edge
100MHz 133MHz
Unit
Conditions
Timing
Diagram
Reference
Min
Max
Min
Max
Table 6 Memory and Peripheral Bus AC Timing Characteristics (Part 2 of 2)
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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