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参数资料
| 型号： | IDT82V3355TFG |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 51/135页 |
| 文件大小： | 0K |
| 描述： | IC PLL WAN SYNC ETH 64-TQFP |
| 标准包装： | 1 |
| 类型： | 时钟/频率发生器，多路复用器 |
| PLL： | 是 |
| 主要目的： | 以太网，SONET/SDH，Stratum |
| 输入： | CMOS，LVDS，PECL |
| 输出： | CMOS，LVDS，PECL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 3:2 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 622.08MHz |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-LQFP |
| 供应商设备封装： | 64-TQFP（10x10） |
| 包装： | 托盘 |
| 其它名称： | 82V3355TFG |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页当前第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页
IDT82V3355
SYNCHRONOUS ETHERNET WAN PLL
Functional Description
22
May 19, 2009
3.6
T0 / T4 DPLL INPUT CLOCK SELECTION
An input clock is selected for T0 DPLL and for T4 DPLL respectively.
For T0 path, the EXT_SW bit and the T0_INPUT_SEL[3:0] bits deter-
mine the input clock selection, as shown in Table 6:
For T4 path, the T4 DPLL may lock to a T0 DPLL output or lock inde-
pendently from T0 path, as determined by the T4_LOCK_T0 bit. When
the T4 DPLL locks to the T0 DPLL output, the T4 selected input clock is
a 77.76 MHz or 8 kHz signal from the T0 DPLL 77.76 MHz path (refer to
Chapter 3.11.5.1 T0 Path), as determined by the T0_FOR_T4 bit. When
the T4 path locks independently from the T0 path, the T4 DPLL input
clock selection is determined by the T4_INPUT_SEL[3:0] bits. Refer to
External Fast selection is done between IN1_CMOS/IN1_DIFF and
IN2_CMOS/IN2_DIFF pairs.
Forced selection is done by setting the related registers.
Automatic selection is done based on the results of input clocks qual-
ity monitoring and the related registers configuration.
The selected input clock is attempted to be locked in T0/T4 DPLL.
3.6.1
EXTERNAL FAST SELECTION (T0 ONLY)
The External Fast selection is supported by T0 path only. In External
Fast selection, only IN1_CMOS/IN1_DIFF and IN2_CMOS/IN2_DIFF
pairs are available for selection. Refer to Figure 5. The results of input
clocks quality monitoring (refer to Chapter 3.5 Input Clock Quality Moni-
toring) do not affect input clock selection.
The T0 input clock selection is determined by the FF_SRCSW pin
after reset (this pin determines the default value of the EXT_SW bit dur-
ing
reset,
refer
to
the
IN1_CMOS_SEL_PRIORITY[3:0]
bits
and
the
IN2_CMOS_SEL_PRIORITY[3:0] bits, as shown in Figure 5 and
Figure 5. External Fast Selection
Table 6: Input Clock Selection for T0 Path
Control Bits
Input Clock Selection
EXT_SW
T0_INPUT_SEL[3:0]
1
don’t-care
External Fast selection
0
other than 0000
Forced selection
0000
Automatic selection
Table 7: Input Clock Selection for T4 Path
Control Bits - T4_INPUT_SEL[3:0]
Input Clock Selection
other than 0000
Forced selection
0000
Automatic selection
FF_SRCSW pin
IN1_CMOS
IN1_DIFF
IN2_CMOS
IN2_DIFF
IN1_CMOS_SEL_PRIORITY[3:0] bits
IN2_CMOS_SEL_PRIORITY[3:0] bits
attempted to be
locked in T0 DPLL
Table 8: External Fast Selection
Control Pin & Bits
the Selected Input Clock
FF_SRCSW (after reset)
IN1_CMOS_SEL_PRIORITY[3:0]
IN2_CMOS_SEL_PRIORITY[3:0]
high
0000
don’t-care
IN1_DIFF
other than 0000
IN1_CMOS
low
don’t-care
0000
IN2_DIFF
other than 0000
IN2_CMOS
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