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参数资料
| 型号： | IDT82V3355TFG |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 66/135页 |
| 文件大小： | 0K |
| 描述： | IC PLL WAN SYNC ETH 64-TQFP |
| 标准包装： | 1 |
| 类型： | 时钟/频率发生器，多路复用器 |
| PLL： | 是 |
| 主要目的： | 以太网，SONET/SDH，Stratum |
| 输入： | CMOS，LVDS，PECL |
| 输出： | CMOS，LVDS，PECL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 3:2 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 622.08MHz |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-LQFP |
| 供应商设备封装： | 64-TQFP（10x10） |
| 包装： | 托盘 |
| 其它名称： | 82V3355TFG |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页当前第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页
IDT82V3355
SYNCHRONOUS ETHERNET WAN PLL
Functional Description
36
May 19, 2009
3.12
T0 / T4 APLL
A T0 APLL and a T4 APLL are provided for a better jitter and wander
performance of the device output clocks.
The bandwidths of the T0/T4 APLL are set by the T0_APLL_BW[1:0]
/ T4_APLL_BW[1:0] bits respectively. The lower the bandwidth is, the
better the jitter and wander performance of the T0/T4 APLL output are.
The input of the T0/T4 APLL can be derived from one of the T0 and
T4 DPLL outputs, as selected by the T0_APLL_PATH[3:0] /
T4_APLL_PATH[3:0] bits respectively.
Both the APLL and DPLL outputs are provided for selection for the
device output.
3.13
OUTPUT CLOCKS & FRAME SYNC SIGNALS
The device supports 2 output clocks and 2 frame sync output signals
altogether.
3.13.1
OUTPUT CLOCKS
The device provides 2 output clocks.
OUT1 outputs a PECL or LVDS signal, as selected by the
OUT1_PECL_LVDS bit. OUT2 outputs a CMOS signal.
The outputs on OUT1 and OUT2 are variable, depending on the sig-
nals derived from the T0/T4 DPLL and T0/T4 APLL outputs, and the cor-
responding OUTn_PATH_SEL[3:0] bits (n = 1 or 2). The derived signal
can be from the T0/T4 DPLL and T0/T4 APLL outputs, as selected by
the corresponding OUTn_PATH_SEL[3:0] bits (n = 1 or 2). If the signal is
derived from one of the T0/T4 DPLL outputs, please refer to Table 25 for
the output frequency. If the signal is derived from the T0/T4 APLL output,
please refer to Table 26~Table 27 for the output frequency.
The outputs on OUT1 and OUT2 can be inverted, as determined by
the corresponding OUTn_INV bit (n = 1 or 2).
Both the output clocks derived from T0/T4 selected input clock are
aligned with the T0/T4 selected input clock respectively every 125 s
period.
Table 24: Related Bit / Register in Chapter 3.12
Bit
Register
Address (Hex)
T0_APLL_BW[1:0]
T0_T4_APLL_BW_CNFG
6A
T4_APLL_BW[1:0]
T0_APLL_PATH[3:0]
T0_DPLL_APLL_PATH_CNFG
55
T4_APLL_PATH[3:0]
T4_DPLL_APLL_PATH_CNFG
60
Table 25: Outputs on OUT1 & OUT2 if Derived from T0/T4 DPLL Outputs
OUTn_DIVIDER[3:0]
(Output Divider) 1
outputs on OUT1 & OUT2 if derived from T0/T4 DPLL outputs 2
77.76 MHz
12E1
16E1
24T1
16T1
E3
T3
GSM
(26 MHz)
OBSAI
(30.72 MHz)
GPS
(40 MHz)
0000
Output is disabled (output low).
0001
0010
12E1
16E1
24T1
16T1
E3
T3
0011
6E1
8E1
12T1
8T1
13 MHz
15.36 MHz
20
0100
3E1
4E1
6T1
4T1
10
0101
2E1
4T1
0110
2E1
3T1
2T1
5
0111
E1
2T1
1000
E1
T1
1001
T1
1010
64 kHz
1011
8 kHz
1100
2 kHz
1101
400 Hz
1110
1Hz
1111
Output is disabled (output high).
Note:
1. n = 1 or 2. Each output is assigned a frequency divider.
2. E1 = 2.048 MHz, T1 = 1.544 MHz, E3 = 34.368 MHz, T3 = 44.736 MHz. The blank cell means the configuration is reserved.
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