参数资料
| 型号： | IP80C88-2 |
| 厂商： | Intersil |
| 文件页数： | 17/38页 |
| 文件大小： | 0K |
| 描述： | IC CPU 8/16BIT 5V 8MHZ 40-DIP |
| 标准包装： | 99 |
| 处理器类型： | 80C88 8/16-位 |
| 速度： | 8MHz |
| 电压： | 4.75 V ~ 5.25 V |
| 安装类型： | 通孔 |
| 封装/外壳： | 40-DIP（0.600"，15.24mm） |
| 供应商设备封装： | 40-DIP |
| 包装： | 管件 |
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24
FN2949.4
February 22, 2008
FIGURE 12. BUS TIMING - MAXIMUM MODE SYSTEM (USING 82C88) (Continued)
NOTES:
12. Signals at 82C84A or 82C86 are shown for reference only.
13. The issuance of the 82C88 command and control signals (MRDC, MWTC, AMWC, IORC, IOWC, AIOWC, INTA and DEN) lags the active high
82C88 CEN.
14. Status inactive in state just prior to T4.
15. Cascade address is valid between first and second INTA cycles.
16. Two INTA cycles run back-to-back. The 80C88 local ADDR/DATA bus is floating during both INTA cycles. Control for pointer address is shown
for second INTA cycle.
Waveforms (Continued)
T1
T2
T3
T4
TW
TCLSH
(SEE NOTE 24)
TCLDX2
TCLDV
TCLAX
TCLMH
(18) TCLML
TCHDTH
(19) TCLMH
TCVNX
TCLAV
TCHSV
TCLSH
CLK
S2, S1, S0 (EXCEPT HALT)
WRITE CYCLE
AD7-AD0
DEN
AMWC OR AIOWC
MWTC OR IOWC
82C88
OUTPUTS
SEE NOTES 22, 23
INTA CYCLE
A15-A8
(SEE NOTES 25, 26)
AD7-AD0
MCE/PDEN
DT/R
INTA
DEN
82C88 OUTPUTS
SEE NOTES 22, 23, 25
RESERVED FOR
CASCADE ADDR
(25) TCLAZ
(28) TSVMCH
(30) TCLMCH
TCVNV
SOFTWARE
HALT - RD, MRDC, IORC, MWTC, AMWC, IOWC, AIOWC, INTA, S0, S1 = VOH
(18) TCLML
TCLMH (19)
TCLDX1 (7)
(18)TCLML
POINTER
INVALID ADDRESS
AD7-AD0
S2, S1, S0
TCHDTL
TCHSV (21)
(34)
(22)
(33)
(24)
DATA
TCVNX (36)
(19)
(6)
TDVCL
TCLMCL
(32)
(41)
(42)
(35)
(36)
(23)
(21)
(22)
TCLAV (23)
TCVNV
(35)
A15-A8
80C88
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PDF描述 |
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