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参数资料
| 型号： | IR3837MTR1PBF |
| 厂商： | International Rectifier |
| 文件页数： | 14/36页 |
| 文件大小： | 0K |
| 描述： | IC REG BUCK SYNC ADJ 14A PQFN17 |
| 产品培训模块： | SupIRBuck? Family and POL Design Tools Overview |
| 标准包装： | 1 |
| 系列： | SupIRBuck™ |
| 类型： | 降压（降压） |
| 输出类型： | 可调式 |
| 输出数： | 1 |
| 输出电压： | 0.6 V ~ 14.4 V |
| 输入电压： | 1.5 V ~ 16 V |
| PWM 型： | 电压模式 |
| 频率 - 开关： | 225kHz ~ 1.65MHz |
| 电流 - 输出： | 14A |
| 同步整流器： | 是 |
| 工作温度： | -40°C ~ 125°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 17-VQFN |
| 包装： | 标准包装 |
| 供应商设备封装： | 17-PQFN（5x6） |
| 其它名称： | IR3837MTR1PBFDKR |
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IR3837MPbF
Vref
This pin reflects the internal reference voltage
which is used by the error amplifier to set the
output voltage. In most operating conditions this
pin is only connected to an external bypass
capacitor and it is left floating. In tracking mode
this pin should be connected to an external
voltage greater than 1.5V and less than 7V. For
margining applications, an external voltage
source is connected to Vref pin and overrides
the internal reference voltage. The external
voltage source should have a low internal
resistance (<100 ? ) and be able to source and
sink more than 25μA.
Fig. 4a. Recommended startup for
Normal operation
Pvin (12V)
Vcc (5.2V)
Enable > 1. 2 V
SS
Vp
Pre-Bias Startup
IR3837 is able to start up into pre-charged
output, which prevents oscillation and
disturbances of the output voltage.
The output starts in asynchronous fashion and
keeps the synchronous MOSFET (sync FET)
off until the first gate signal for control MOSFET
(control FET) is generated. Figure 5a shows a
typical Pre-Bias condition at start up. The sync
FET always starts with a narrow pulse width
and gradually increases its duty cycle with a
step of 25%, 50%, 75% and 100% until it
reaches the steady state value. The number of
these startup pulses for the sync FET is
internally programmed. Figure 5b shows a
series of 32, 16, 8 startup pulses.
Fig. 4b. Recommended startup for sequencing
operation (ratiometric or simultaneous)
Pvin (12V)
Fig. 5a. Pre-Bias startup
Vcc (5.2V)
Vcc > Vref > 1.5V
Enable > 1. 2 V
SS
Vp
Fig. 4c. Recommended startup for memory
tracking operation (Vtt-DDR)
Rev 1.31
Fig. 5b. Pre-Bias startup pulses
14
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