参数资料
| 型号： | ISL6721AAVZ |
| 厂商： | Intersil |
| 文件页数： | 18/24页 |
| 文件大小： | 0K |
| 描述： | IC REG CTRLR PWM CM 16-TSSOP |
| 标准包装： | 96 |
| PWM 型： | 电流模式 |
| 输出数： | 1 |
| 频率 - 最大： | 1MHz |
| 占空比： | 100% |
| 电源电压： | 9 V ~ 18 V |
| 降压： | 是 |
| 升压： | 是 |
| 回扫： | 是 |
| 反相： | 无 |
| 倍增器： | 无 |
| 除法器： | 无 |
| Cuk： | 无 |
| 隔离： | 是 |
| 工作温度： | -40°C ~ 105°C |
| 封装/外壳： | 16-TSSOP（0.173"，4.40mm 宽） |
| 包装： | 管件 |
ISL6721A
located at (Equations 38, 39):
A Bode plot of the closed loop system at low line, max load
appears in Figures 9A and 9B.
f pc = ------------------------------------------------------------ ≈ --------------------------------------------
f zc = --------------------------------------------
C 13 + C 14 1
2 ? π ? R 15 ? C 14 ? C 13 2 ? π ? R 15 ? C 14
1
2 ? π ? R 15 ? C 13
(EQ. 38)
(EQ. 39)
50
40
30
20
10
0
-10
The ratio of R 15 to the parallel combination of R 17 and R 18
determine the mid band gain of the error amplifier
-20
-30
-40
(Equation 40).
-50
10k
100k
1M
10M
100M
R 17 ? R 18
R 15 ? ( R 17 + R 18 )
A midband = ------------------------------------------------
(EQ. 40)
FREQUENCY (Hz)
FIGURE 9A. GAIN
From Equation 27, it can be seen that the control to output
transfer function frequency dependence is a function of the
output load resistance, the value of output capacitance, and
the output capacitance ESR. These variations must be
considered when compensating the control loop. The worst
case small signal operating point for the converter is at
minimum V IN , maximum load, maximum C OUT , and
minimum ESR.
The higher the desired bandwidth of the converter, the more
200
150
100
50
0
-50
difficult it is to create a solution that is stable over the entire
-100
10k
100k
1M
10M
100M
operating range. A good rule of thumb is to limit the bandwidth
to about f sw /4. For this example, the bandwidth will be further
limited due to the low GBWP of the LM431-based Error
Amplifier and the opto-coupler. A bandwidth of approximately
5kHz was selected.
For the EA compensation, the first pole is placed at the
FREQUENCY (Hz)
FIGURE 9B. PHASE MARGIN
Regulation Performance
TABLE 1. OUTPUT LOAD REGULATION, V IN = 48V
origin by default (C 14 is an integrating capacitor). The first
I OUT (A), 3.3V
I OUT (A), 1.8V V OUT (V), 3.3V V OUT (V), 1.8V
zero is placed below the crossover frequency, f co , usually
around 1/3 f co . The second pole is placed at the lower of the
ESR zero or at one half of the switching frequency. The
midband gain is then adjusted to obtain the desired
crossover frequency. If the phase margin is not adequate,
the crossover frequency may have to be reduced.
Using this technique to determine the compensation, the
following values for the EA components were selected.
R 17 = R 18 = R 15 = 1k Ω
R 20 = open
C 13 = 100nF
C 14 = 100pF
0
0.39
0.88
1.38
1.87
2.39
2.89
3.37
0
0.39
0.88
1.38
1.87
2.39
2.89
0
0.39
0.030
0.030
0.030
0.030
0.030
0.030
0030
0.030
0.52
0.52
0.52
0.52
0.52
0.52
0.52
1.05
1.05
3.351
3.281
3.251
3.223
3.204
3.185
3.168
3.153
3.471
3.283
3.254
3.233
3.218
3.203
3.191
3.619
3.290
1.825
1.956
1.988
2.014
2.029
2.057
2.084
2.103
1.497
1.800
1.836
1.848
1.855
1.859
1.862
1.347
1.730
18
FN6797.0
August 23, 2011
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