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参数资料
型号： KITMMA9550LEVM
厂商： Freescale Semiconductor
文件页数： 355/410页
文件大小： 0K
描述： KIT EVALUATION FOR MMA955XL
应用说明： MMA9550L High-Resolution AppNote
标准包装： 1
传感器类型： 加速计，3 轴
传感范围： ±2g，4g，8g
接口： I²C
灵敏度： 0.061mg/LSB，0.122mg/LSB，0.244mg/LSB
嵌入式： 否
已供物品： 2 个板，线缆，文档
已用 IC / 零件： MMA955XL
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Version 1 ColdFire Debug
Table 21-5. CSR field descriptions (continued)
Bit(s)
12–11
10
9–8
7
6
5
4
3–2
1
0
Field
DDC
UHE
BTB
—
NPL
IPI
SSM
—
FID
DDH
Description
Debug data control. Controls peripheral bus operand data capture for DDATA, which displays the
number of bytes defined by the operand reference size (a marker) before the actual data; byte displays
8 bits, word displays 16 bits, and long displays 32 bits (one nibble at a time across multiple PSTCLK
clock cycles). A non-zero value enables partial data trace capabilities.
00 No operand data is displayed.
01 Capture all write data.
10 Capture all read data.
11 Capture all read and write data.
User halt enable. Selects the CPU privilege level required to execute the HALT instruction. The core
must be operating with XCSR[ENBDM] set to execute any HALT instruction, else the instruction is
treated as an illegal opcode.
0 HALT is a supervisor-only instruction.
1 HALT is a supervisor/user instruction.
Branch target bytes. Defines the number of bytes of branch target address DDATA displays.
00 No target address capture
01 Lower 2 bytes of the target address
1 x Lower 3 bytes of the target address
Reserved.
Must be cleared.
Non-pipelined mode. Determines if the core operates in pipelined mode.
Regardless of the NPL state, a triggered PC breakpoint is always reported before the triggering
instruction executes. In normal pipeline operation, the occurrence of an address and/or data breakpoint
trigger is imprecise. In non-pipeline mode, these triggers are always reported before the next instruction
begins execution and trigger reporting can be considered precise.
0 Pipelined mode
1 Non-pipelined mode. The processor effectively executes one instruction at a time with no overlap.
This typically adds five cycles to the execution time of each instruction. Given an average execution
latency of ~2 cycles per instruction, throughput in non-pipeline mode would be ~7 cycles per
instruction, approximately 25% - 33% of pipelined performance.
Ignore pending interrupts when in single-step mode.
0 Core services any pending interrupt requests signalled while in single-step mode.
1 Core ignores any pending interrupt requests signalled while in single-step mode.
Single-step mode enable.
0 Normal mode.
1 Single-step mode. The processor halts after execution of each instruction. While halted, any BDM
command can be executed. On receipt of the GO command, the processor executes the next
instruction and halts again. This process continues until SSM is cleared.
Reserved.
Must be cleared.
Force ipg_debug . The core generates this output to the device, signaling it is in debug mode.
0 Do not force the assertion of ipg_debug
1 Force the assertion of ipg_debug
Disable ipg_debug due to a halt condition. The core generates an output to the other modules in the
device, signaling it is in debug mode. By default, this output signal is asserted when the core halts.
0 Assert ipg_debug if the core is halted
1 Negate ipg_debug due to the core being halted
MMA955xL Intelligent, Motion-Sensing Platform Hardware Reference Manual, Rev. 1.0
356
Freescale Semiconductor, Inc.
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PDF描述
KITMMA955XLEVM KIT EVALUATION FOR MMA955XL
KITMPL115A1EVB KIT EVALUATION FOR MPL115A1
KITMPL115A1SPI KIT EVALUATION FOR PL115A1SP1
KITMPL115A2I2C KIT EVALUATION FOR PL115A2I2C
KITMPVZ5004EVK KIT EVAL PRESSURE SENS BOARD
相关代理商/技术参数
参数描述
KITMMA9551LEVM 功能描述:加速传感器开发工具 Dev Board MMA9551L RoHS:否 制造商:Murata 工具用于评估:SCA3100-D04 加速:2 g 传感轴:Triple Axis 接口类型:SPI 工作电压:3.3 V
KITMMA955XLEVM 功能描述:加速传感器开发工具 EVM KIT FOR MMA955XL RoHS:否 制造商:Murata 工具用于评估:SCA3100-D04 加速:2 g 传感轴:Triple Axis 接口类型:SPI 工作电压:3.3 V
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