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参数资料
| 型号： | LDS8161-002-T2 |
| 厂商： | IXYS |
| 文件页数： | 4/22页 |
| 文件大小： | 0K |
| 描述： | IC LED DRIVER WHIT BCKLGT 16WQFN |
| 标准包装： | 1 |
| 系列： | LED-Sense™, PowerLite™ |
| 拓扑： | 高端，线性（LDO），PWM |
| 输出数： | 6 |
| 内部驱动器： | 是 |
| 类型 - 主要： | 背光 |
| 类型 - 次要： | 白色 LED |
| 电源电压： | 2.5 V ~ 5.5 V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 16-WFQFN 裸露焊盘 |
| 供应商设备封装： | 16-TQFN |
| 包装： | 标准包装 |
| 工作温度： | -40°C ~ 85°C |
| 其它名称： | LDS8161-002-T2-6 |
LDS8161/41
I 2 C CHARACTERISTICS
Over recommended operating conditions unless otherwise specified for 2.7 ? VIN ? 5.5V, over full ambient temperature range -40 to +85oC.
Symbol
f SCL
t HD:STA
t LOW
t HIGH
t SU:STA
t HD:DAT
Parameter
SCL Clock Frequency
Hold Time (repeated) START condition
LOW period of the SCL clock
HIGH period of the SCL clock
Set-up Time for a repeated START condition
Data In Hold Time
Min
0
0.6
1.3
0.6
0.6
0
Max
400
0.9
Unit
kHz
μs
μs
μs
μs
ns
t SU:DAT
t R
t F
t SU:STO
t BUF
t AA
t DH
Data In Set-up Time
Rise Time of both SDAT and SCLK signals
Fall Time of both SDAT and SCLK signals
Set-up Time for STOP condition
Bus Free Time between a STOP and START condition
SCLK Low to SDAT Data Out and ACK Out
Data Out Hold Time
100
0.6
1.3
300
300
300
0.9
ns
ns
ns
μs
μs
μs
ns
Figure 1: I C Bus Timing Diagram
2
READ OPERATION:
Option 1 : Standard protocol sequential read:
S
Slave Address
R
A
Data 0
A
Data 1
A
Data 2
Data n
A*
P
From: Reg. m
Reg. m+1
Reg. m+2
Reg. m+n,
where Reg. m is the last addressed in the write operation register
Option 2: Random access:
S
Slave Address
R
A
Data m
A*
P
From reg. m, where Reg. m is the last addressed in the write operation register
Option 3: Random access with combined (extended) protocol:
S
Slave Address
W
A
Register Address m
A
Sr
Slave Address
R
A
Data m
A*
P
WRITE OPERATION:
Option 1: Standard protocol sequencial write:
S
Slave Address
W
A
Register Address m
A
Data 0
A
Data 1
A
Data 2
Data k
A*
P
To: Reg. m
Reg. m+1
Reg. m+2
Reg. m+k
? 2009 IXYS Corp.
Characteristics subject to change without notice
4
Doc. No. 8141/61_DS, Rev. N1.0
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PDF描述 |
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参数描述 |
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