- 您现在的位置：买卖IC网 > PDF目录4583 > LFEC10E-5QN208C (Lattice Semiconductor Corporation)IC FPGA 10.2KLUTS 147I/O 208QFP PDF资料下载
参数资料
| 型号： | LFEC10E-5QN208C |
| 厂商： | Lattice Semiconductor Corporation |
| 文件页数： | 84/163页 |
| 文件大小： | 0K |
| 描述： | IC FPGA 10.2KLUTS 147I/O 208QFP |
| 标准包装： | 24 |
| 系列： | EC |
| 逻辑元件/单元数： | 10200 |
| RAM 位总计： | 282624 |
| 输入/输出数： | 147 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 208-BFQFP |
| 供应商设备封装： | 208-PQFP（28x28） |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页当前第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页
2-24
Architecture
LatticeECP/EC Family Data Sheet
Figure 2-27. Input Register DDR Waveforms
Figure 2-28. INDDRXB Primitive
Output Register Block
The output register block provides the ability to register signals from the core of the device before they are passed
to the sysI/O buffers. The block contains a register for SDR operation that is combined with an additional latch for
DDR operation. Figure 2-29 shows the diagram of the Output Register Block.
In SDR mode, ONEG0 feeds one of the flip-flops that then feeds the output. The flip-flop can be configured a D-
type or latch. In DDR mode, ONEG0 is fed into one register on the positive edge of the clock and OPOS0 is
latched. A multiplexer running off the same clock selects the correct register for feeding to the output (D0).
Figure 2-30 shows the design tool DDR primitives. The SDR output register has reset and clock enable available.
The additional register for DDR operation does not have reset or clock enable available.
AB
C
D
E
F
BD
DI
(In DDR Mode)
D0
D2
DQS
A
C
DQS
Delayed
IDDRXB
LSR
QA
D
ECLK
QB
DDRCLKPOL
SCLK
CE
相关PDF资料 |
PDF描述 |
|---|---|
| IDT89H24NT24G2ZAHLG | IC PCI SW 24LANE 24PORT 324BGA |
| LFECP10E-4FN484I | IC FPGA 10.2KLUTS 484FPBGA |
| LFECP10E-5FN484C | IC FPGA 10.2KLUTS 484FPBGA |
| IDT72V51446L6BB8 | IC FLOW CTRL MULTI QUEUE 256-BGA |
| IDT72V51443L6BB8 | IC FLOW CTRL MULTI QUEUE 256-BGA |
相关代理商/技术参数 |
参数描述 |
|---|---|
| LFEC10E-5QN208I | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
| LFEC10E-5T100C | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
| LFEC10E-5T100I | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
| LFEC10E-5T144C | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
| LFEC10E-5T144I | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
发布紧急采购，3分钟左右您将得到回复。