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参数资料
| 型号： | LFEC3E-4TN100I |
| 厂商： | Lattice Semiconductor Corporation |
| 文件页数： | 85/163页 |
| 文件大小： | 0K |
| 描述： | IC FPGA 3.1KLUTS 100TQFP |
| 标准包装： | 90 |
| 系列： | EC |
| 逻辑元件/单元数： | 3100 |
| RAM 位总计： | 56320 |
| 输入/输出数： | 67 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 100-LQFP |
| 供应商设备封装： | 100-TQFP（14x14） |
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2-25
Architecture
LatticeECP/EC Family Data Sheet
Figure 2-29. Output Register Block
Figure 2-30. ODDRXB Primitive
Tristate Register Block
The tristate register block provides the ability to register tri-state control signals from the core of the device before
they are passed to the sysI/O buffers. The block contains a register for SDR operation and an additional latch for
DDR operation. Figure 2-31 shows the diagram of the Tristate Register Block.
In SDR mode, ONEG1 feeds one of the flip-flops that then feeds the output. The flip-flop can be configured a D-
type or latch. In DDR mode, ONEG1 is fed into one register on the positive edge of the clock and OPOS1 is
latched. A multiplexer running off the same clock selects the correct register for feeding to the output (D0).
D
Q
D
Q
D-Type
ONEG0
From
Routing
CLK1
Programmed
Control
DO
Latch
LE*
*Latch is transparent when input is low.
OPOS0
OUTDDN
/LATCH
0
1
0
1
To sysIO
Buffer
ODDRXB
LSR
Q
DB
CLK
DA
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PDF描述 |
|---|---|
| HSM43DSEF | CONN EDGECARD 86POS .156 EYELET |
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| HMM43DRTF | CONN EDGECARD 86POS DIP .156 SLD |
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相关代理商/技术参数 |
参数描述 |
|---|---|
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| LFEC3E-5F256CES | 功能描述:FPGA - 现场可编程门阵列 3.1 LUT 160 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| LFEC3E-5F256I | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
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