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参数资料
| 型号： | LFECP20E-5FN672C |
| 厂商： | Lattice Semiconductor Corporation |
| 文件页数： | 121/163页 |
| 文件大小： | 0K |
| 描述： | IC FPGA 19.7KLUTS 672FPBGA |
| 标准包装： | 40 |
| 系列： | ECP |
| 逻辑元件/单元数： | 19700 |
| RAM 位总计： | 434176 |
| 输入/输出数： | 400 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 672-BBGA |
| 供应商设备封装： | 672-FPBGA（27x27） |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页当前第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页
3-24
DC and Switching Characteristics
LatticeECP/EC Family Data Sheet
LatticeECP/EC sysCONFIG Port Timing Specifications
Over Recommended Operating Conditions
Parameter
Description
Min.
Typ.
Max.
Units
sysCONFIG Byte Data Flow
tSUCBDI
Byte D[0:7] Setup Time to CCLK
7
—
ns
tHCBDI
Byte D[0:7] Hold Time to CCLK
1
—
ns
tCODO
Clock to Dout in Flowthrough Mode
—
12
ns
tSUCS
CS[0:1] Setup Time to CCLK
7
—
ns
tHCS
CS[0:1] Hold Time to CCLK
1
—
ns
tSUWD
Write Signal Setup Time to CCLK
7
—
ns
tHWD
Write Signal Hold Time to CCLK
1
—
ns
tDCB
CCLK to BUSY Delay Time
—
12
ns
tCORD
Clock to Out for Read Data
—
12
ns
sysCONFIG Byte Slave Clocking
tBSCH
Byte Slave Clock Minimum High Pulse
6
—
ns
tBSCL
Byte Slave Clock Minimum Low Pulse
9
—
ns
tBSCYC
Byte Slave Clock Cycle Time
15
—
ns
tSUSCDI
Din Setup time to CCLK Slave Mode
7
—
ns
tHSCDI
Din Hold Time to CCLK Slave Mode
1
—
ns
tCODO
Clock to Dout in Flowthrough Mode
—
12
ns
sysCONFIG Serial (Bit) Data Flow
tSUMCDI
Din Setup time to CCLK Master Mode
7
—
ns
tHMCDI
Din Hold Time to CCLK Master Mode
1
—
ns
sysCONFIG Serial Slave Clocking
tSSCH
Serial Slave Clock Minimum High Pulse
6
—
ns
tSSCL
Serial Slave Clock Minimum Low Pulse
6
—
ns
sysCONFIG POR, Initialization and Wake Up
tICFG
Minimum Vcc to INIT High
—
50
ms
tVMC
Time from tICFG to Valid Master Clock
—
2
us
tPRGMRJ
Program Pin Pulse Rejection
—
8
ns
tPRGM
PROGRAMN Low Time to Start Configuration
25
—
ns
tDINIT
INIT Low Time
—
1
ms
tDPPINIT
Delay Time from PROGRAMN Low to INIT Low
—
37
ns
tDINITD
Delay Time from PROGRAMN Low to DONE Low
—
37
ns
tIODISS
User I/O Disable from PROGRAMN Low
—
35
ns
tIOENSS
User I/O Enabled Time from CCLK Edge During Wake Up
Sequence
—
25
ns
tMWC
Additional Wake Master Clock Signals after Done Pin High
120
—
cycles
tSUCFG
CFG to INITN Setup Time
100
—
ns
tHCFG
CFG to INITN Hold Time
100
—
ns
sysCONFIG SPI Port
tCFGX
Init High to CCLK Low
—
80
ns
tCSSPI
Init High to CSSPIN Low
—
2
us
tCSCCLK
CCLK Low Before CSSPIN Low
0
-
ns
tSOCDO
CCLK Low to Output Valid
—
15
ns
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参数描述 |
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