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参数资料
| 型号： | LFECP20E-5FN672C |
| 厂商： | Lattice Semiconductor Corporation |
| 文件页数： | 46/163页 |
| 文件大小： | 0K |
| 描述： | IC FPGA 19.7KLUTS 672FPBGA |
| 标准包装： | 40 |
| 系列： | ECP |
| 逻辑元件/单元数： | 19700 |
| RAM 位总计： | 434176 |
| 输入/输出数： | 400 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 672-BBGA |
| 供应商设备封装： | 672-FPBGA（27x27） |
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2-11
Architecture
LatticeECP/EC Family Data Sheet
Table 2-5. PLL Signal Descriptions
For more information about the PLL, please see the list of technical documentation at the end of this data sheet.
Dynamic Clock Select (DCS)
The DCS is a global clock buffer with smart multiplexer functions. It takes two independent input clock sources and
outputs a clock signal without any glitches or runt pulses. This is achieved regardless of where the select signal is
toggled. There are eight DCS blocks per device, located in pairs at the center of each side. Figure 2-13 illustrates
the DCS Block Macro.
Figure 2-13. DCS Block Primitive
Figure 2-14 shows timing waveforms of the default DCS operating mode. The DCS block can be programmed to
other modes. For more information about the DCS, please see the list of technical documentation at the end of this
data sheet.
Signal
I/O
Description
CLKI
I
Clock input from external pin or routing
CLKFB
I
PLL feedback input from CLKOP (PLL internal), from clock net (CLKOP) or from a user clock
(PIN or logic)
RST
I
“1” to reset PLL
CLKOS
O
PLL output clock to clock tree (phase shifted/duty cycle changed)
CLKOP
O
PLL output clock to clock tree (No phase shift)
CLKOK
O
PLL output to clock tree through secondary clock divider
LOCK
O
“1” indicates PLL LOCK to CLKI
DDAMODE
I
Dynamic Delay Enable. “1”: Pin control (dynamic), “0”: Fuse Control (static)
DDAIZR
I
Dynamic Delay Zero. “1”: delay = 0, “0”: delay = on
DDAILAG
I
Dynamic Delay Lag/Lead. “1”: Lead, “0”: Lag
DDAIDEL[2:0]
I
Dynamic Delay Input
DDAOZR
O
Dynamic Delay Zero Output
DDAOLAG
O
Dynamic Delay Lag/Lead Output
DDAODEL[2:0]
O
Dynamic Delay Output
DCS
CLK0
DCSOUT
CLK1
SEL
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参数描述 |
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