参数资料
| 型号： | LT1619ES8#PBF |
| 厂商： | Linear Technology |
| 文件页数： | 11/20页 |
| 文件大小： | 0K |
| 描述： | IC REG CTRLR PWM CM 8-SOIC |
| 标准包装： | 100 |
| PWM 型： | 电流模式 |
| 输出数： | 1 |
| 频率 - 最大： | 500kHz |
| 占空比： | 92% |
| 电源电压： | 1.9 V ~ 18 V |
| 降压： | 无 |
| 升压： | 是 |
| 回扫： | 是 |
| 反相： | 无 |
| 倍增器： | 无 |
| 除法器： | 无 |
| Cuk： | 是 |
| 隔离： | 是 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 8-SOIC（0.154"，3.90mm 宽） |
| 包装： | 管件 |
| 产品目录页面： | 1328 (CN2011-ZH PDF) |
LT1619
APPLICATIO S I FOR ATIO
R 4 ≈ R 3
HeretheinputvoltagerippleisfilteredwithR3,R4andC1
so as to prevent the input ripple from falsely tripping the
LT1619 synchronization circuit. It is recommended that:
1
5
The collector votage of Q2 is made about 1.4V at the V IN
lower trip voltage. This is necessary to prevent the UVLO
circuit from interfering with the feedback amplifier in the
LT1619.
Trickle Current Start from High Voltage Supplies
and
2 π ( R 3 || R 4 ) C 1
1
<< f OSC
The low shutdown and idle mode quiescent supply cur-
rents of the LT1619 can be utilized to implement trickle
current start from high voltage input sources (such as a
Implementation of Hysteretic UVLO
with External Synchronization
The UVLO circuit shown in Figure 10 operates down to
0.9V supply voltage. Algebraically the UVLO trip points
are:
36V to 72V telecom bus). The trickle current start-up
circuit in Figure 11 is modified from the UVLO circuit of
Figure 10. R10 is a high value resistor that charges the
storage capacitor C2 during start-up. Before V CC reaches
the upper UVLO trip point, Q2 holds the S/S pin low. The
LT1619 draws shutdown mode current ( ≈ 15 μ A) from V CC .
V INH = V Z + V BE ? 1 +
R 6 || R 7 ?
?
?
R 5 ?
?
Q2 collector can also be tied to the V C pin through a diode
as in Figure 10. The LT1619 will then draw idle mode
quiescent current ( ≈ 140 μ A) from V CC . R10 should be able
( ) V Z BE ? ( )
(
)
? R 5 || R 6 || R 7 + R 9 ?
?
?
UVLO Hysteresis = V INH INL = ? ? V Z +
( )
? R 5 || R 7 + R 9 ?
V BE ?
?
? R 6 || R 7
?
?
?
and
V IN
R 5
V INL = + V ?
– V
R 5
? R 5 ?
? R 5 + R 7 + R 9 ?
–
R 6
R 5 || R 7 + R 9 R 5 || R 7 + R 9 ?
to charge C2 while supplying current to the UVLO circuit
and the LT1619. Maximizing R5 to R9 values reduces
power dissipation in R10.
When V CC crosses the upper UVLO threshold, the LT1619
starts switching and its current consumption increases.
Before the bootstrap takes over, the LT1619 draws its
current from C2. V CC ramps towards the lower UVLO
threshold. Increasing the value of C2 allows more time for
the bootstrap circuit to establish itself before the converter
enters undervoltage lockout.
HV V IN
8.2V
+
–
R5
51k
R8
30k
R9
510k
R7
51k
Q1
2N2222
CLK
D1
BAT85
Q2
2N2222
1
2
3
4
S/S V IN
FB DRV
LT1619
V C GATE
GND SENSE
1619 F10
8
7
6
5
C2
R5
R10
R8
R9
R7
Q2
V CC
1
2
3
S/S
FB
V C
V IN
DRV
LT1619
GATE
8
7
6
D2
BOOTSTRAP
WINDING
T1
R6
51k
V IN UPPER TRIP POINT = 10V
Q1
4
GND
SENSE
5
V IN LOWER TRIP POINT = 8.4V
Figure 10. Addition of Hysteresis UVLO While Synchronizing the
R6
1619 F11
LT1619. Component Values Shown are for the Upper and the
Lower V IN Trip Points of 10V and 8.4V. In UVLO, the Gate Drive
is Disabled by Pulling the V C Pin Low. Disabling the Clock Shuts
Down the LT1619. If Not Synchronized, the Collector of Q2 Can
Figure 11. Trickle Current Start-Up with Bootstrapped V CC
Be Tied to the S/S Pin and the Diode D1 Can Be Eliminated
1619fa
11
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